Progetto di Ingegneria Informatica per il corso di "Reti Logiche" al Politecnico di Milano, Anno Accademico 2022/2023, Voto: 30/30 e Lode.
Computer Engineering project for the course: "Digital logic design" at "Politecnico di Milano", Academic Year 2022/2023, Grade: 30/30 Cum Laude.
PANORAMICA
Si tratta della progettazione di un sistema, implementato in Hardware, descritto nel linguaggio di descrizione del hardware, VHDL, che in base alle informazioni lette sui canali d’ingresso al componente, pone sulle opportune uscite, dati letti dalla memoria. In dettaglio, le indicazioni circa il canale da utilizzare e l’indirizzo di memoria a cui accedere vengono forniti mediante uno degli ingressi primari.