- Verilog实现
- Vivado进行仿真测试
- RARS 进行RISCV汇编翻译，生成机器码在CPU上运行
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成功实现指令： add, addi, sub, lw, sw, beq,blt, jal, ori
- 并通过行为仿真波形测试
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实现的数据通路图：
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完成对5个数的冒泡排序的行为仿真验证
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Verilog 实现的单周期CPU，支持 RISC-V指令集中的 add, addi, sub, lw, sw, beq,blt, jal, ori 指令
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PFCS33/single-cycle-cpu-RISCV
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Verilog 实现的单周期CPU，支持 RISC-V指令集中的 add, addi, sub, lw, sw, beq,blt, jal, ori 指令
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