按复旦大学嵌入式H的要求，自学了chisel并学习了C910数据预取的gpfb模块，其含有gpfb,l1sm,l2sm,tsm以及gated_clk模块
对其verilog源码实现了chisel化，并成功发射成为verilog代码
Docs内是最终报告与Chisel化pre报告，报告内含有对C910的gpfb模块的源码阅读与理解，有l1sm,tsm的手绘状态机转换图 在Verilog转为Chisel过程中遇到的问题和收获也在其中。
Verilog文件夹内是生成的代码，可以将其嵌入C910源码内并进行跑分。
问题：对C910的gpfb转化为chisel时状态机的转化有些问题，原先三段式转化为一段式不等价，可能会导致跑分下降。如有使用该代码请看过后自行修改