Skip to content

Commit d474f0a

Browse files
LaurentiuM1234kartben
LaurentiuM1234
authored and
kartben
committed
boards: nxp: imx8qm_mek: add esai0 default pin configuration
Add pad definitions and the pin configuration for i.MX8QM MEK's ESAI0. Signed-off-by: Laurentiu Mihalcea <laurentiu.mihalcea@nxp.com>
1 parent 44f346e commit d474f0a

File tree

3 files changed

+83
-3
lines changed

3 files changed

+83
-3
lines changed

‎boards/nxp/imx8qm_mek/imx8qm_mek_mimx8qm6_adsp-pinctrl.dtsi

Lines changed: 56 additions & 1 deletion
Original file line numberDiff line numberDiff line change
@@ -1,5 +1,5 @@
11
/*
2-
* Copyright 2023 NXP
2+
* Copyright 2023, 2025 NXP
33
*
44
* SPDX-License-Identifier: Apache-2.0
55
*/
@@ -30,6 +30,46 @@
3030
iomuxc_aud_sai1_txfs_sai1_txfs: IOMUXC_AUD_SAI1_TXFS_SAI1_TXFS {
3131
pinmux = <SC_P_SAI1_TXFS IMX8QM_AUD_SAI1_TXFS_SAI1_TXFS>;
3232
};
33+
34+
iomuxc_aud_esai0_fsr_esai0_fsr: IOMUXC_AUD_ESAI0_FSR_ESAI0_FSR {
35+
pinmux = <SC_P_ESAI0_FSR IMX8QM_AUD_ESAI0_FSR_ESAI0_FSR>;
36+
};
37+
38+
iomuxc_aud_esai0_fst_esai0_fst: IOMUXC_AUD_ESAI0_FST_ESAI0_FST {
39+
pinmux = <SC_P_ESAI0_FST IMX8QM_AUD_ESAI0_FST_ESAI0_FST>;
40+
};
41+
42+
iomuxc_aud_esai0_sckr_esai0_sckr: IOMUXC_AUD_ESAI0_SCKR_ESAI0_SCKR {
43+
pinmux = <SC_P_ESAI0_SCKR IMX8QM_AUD_ESAI0_SCKR_ESAI0_SCKR>;
44+
};
45+
46+
iomuxc_aud_esai0_sckt_esai0_sckt: IOMUXC_AUD_ESAI0_SCKT_ESAI0_SCKT {
47+
pinmux = <SC_P_ESAI0_SCKT IMX8QM_AUD_ESAI0_SCKT_ESAI0_SCKT>;
48+
};
49+
50+
iomuxc_aud_esai0_tx0_esai0_tx0: IOMUXC_AUD_ESAI0_TX0_ESAI0_TX0 {
51+
pinmux = <SC_P_ESAI0_TX0 IMX8QM_AUD_ESAI0_TX0_ESAI_TX0>;
52+
};
53+
54+
iomuxc_aud_esai0_tx1_esai0_tx1: IOMUXC_AUD_ESAI0_TX1_ESAI0_TX1 {
55+
pinmux = <SC_P_ESAI0_TX1 IMX8QM_AUD_ESAI0_TX1_ESAI_TX1>;
56+
};
57+
58+
iomuxc_aud_esai0_tx2_rx3_esai0_tx2_rx3: IOMUXC_AUD_ESAI0_TX2_RX3_ESAI0_TX2_RX3 {
59+
pinmux = <SC_P_ESAI0_TX2_RX3 IMX8QM_AUD_ESAI0_TX2_RX3_ESAI0_TX2_RX3>;
60+
};
61+
62+
iomuxc_aud_esai0_tx3_rx2_esai0_tx3_rx2: IOMUXC_AUD_ESAI0_TX3_RX2_ESAI0_TX3_RX2 {
63+
pinmux = <SC_P_ESAI0_TX3_RX2 IMX8QM_AUD_ESAI0_TX3_RX2_ESAI0_TX3_RX2>;
64+
};
65+
66+
iomuxc_aud_esai0_tx4_rx1_esai0_tx4_rx1: IOMUXC_AUD_ESAI0_TX4_RX1_ESAI0_TX4_RX1 {
67+
pinmux = <SC_P_ESAI0_TX4_RX1 IMX8QM_AUD_ESAI0_TX4_RX1_ESAI0_TX4_RX1>;
68+
};
69+
70+
iomuxc_aud_esai0_tx5_rx0_esai0_tx5_rx0: IOMUXC_AUD_ESAI0_TX5_RX0_ESAI0_TX5_RX0 {
71+
pinmux = <SC_P_ESAI0_TX5_RX0 IMX8QM_AUD_ESAI0_TX5_RX0_ESAI0_TX5_RX0>;
72+
};
3373
};
3474

3575
&pinctrl {
@@ -48,4 +88,19 @@
4888
<&iomuxc_aud_sai1_txfs_sai1_txfs>;
4989
};
5090
};
91+
92+
esai0_default: esai0_default {
93+
group0 {
94+
pinmux = <&iomuxc_aud_esai0_fsr_esai0_fsr>,
95+
<&iomuxc_aud_esai0_fst_esai0_fst>,
96+
<&iomuxc_aud_esai0_sckr_esai0_sckr>,
97+
<&iomuxc_aud_esai0_sckt_esai0_sckt>,
98+
<&iomuxc_aud_esai0_tx0_esai0_tx0>,
99+
<&iomuxc_aud_esai0_tx1_esai0_tx1>,
100+
<&iomuxc_aud_esai0_tx2_rx3_esai0_tx2_rx3>,
101+
<&iomuxc_aud_esai0_tx3_rx2_esai0_tx3_rx2>,
102+
<&iomuxc_aud_esai0_tx4_rx1_esai0_tx4_rx1>,
103+
<&iomuxc_aud_esai0_tx5_rx0_esai0_tx5_rx0>;
104+
};
105+
};
51106
};

‎boards/nxp/imx8qm_mek/imx8qm_mek_mimx8qm6_adsp.dts

Lines changed: 6 additions & 1 deletion
Original file line numberDiff line numberDiff line change
@@ -1,5 +1,5 @@
11
/*
2-
* Copyright (c) 2021, 2024 NXP
2+
* Copyright (c) 2021, 2024-2025 NXP
33
*
44
* SPDX-License-Identifier: Apache-2.0
55
*/
@@ -20,6 +20,11 @@
2020
};
2121
};
2222

23+
&esai0 {
24+
pinctrl-0 = <&esai0_default>;
25+
pinctrl-names = "default";
26+
};
27+
2328
&lpuart2 {
2429
status = "okay";
2530
current-speed = <115200>;

‎include/zephyr/dt-bindings/pinctrl/imx8qm-pinctrl.h

Lines changed: 21 additions & 1 deletion
Original file line numberDiff line numberDiff line change
@@ -1,5 +1,5 @@
11
/*
2-
* Copyright 2023 NXP
2+
* Copyright 2023, 2025 NXP
33
*
44
* SPDX-License-Identifier: Apache-2.0
55
*/
@@ -10,6 +10,16 @@
1010
/* values for pad field */
1111
#define SC_P_UART0_RTS_B 23
1212
#define SC_P_UART0_CTS_B 24
13+
#define SC_P_ESAI0_FSR 104
14+
#define SC_P_ESAI0_FST 105
15+
#define SC_P_ESAI0_SCKR 106
16+
#define SC_P_ESAI0_SCKT 107
17+
#define SC_P_ESAI0_TX0 108
18+
#define SC_P_ESAI0_TX1 109
19+
#define SC_P_ESAI0_TX2_RX3 110
20+
#define SC_P_ESAI0_TX3_RX2 111
21+
#define SC_P_ESAI0_TX4_RX1 112
22+
#define SC_P_ESAI0_TX5_RX0 113
1323
#define SC_P_SAI1_RXD 128
1424
#define SC_P_SAI1_TXC 130
1525
#define SC_P_SAI1_TXD 131
@@ -22,5 +32,15 @@
2232
#define IMX8QM_AUD_SAI1_TXC_SAI1_TXC 0 /* AUD_SAI1_TXC <---> SAI1_TXC */
2333
#define IMX8QM_AUD_SAI1_TXD_SAI1_TXD 0 /* AUD_SAI1_TXD ---> SAI1_TXD */
2434
#define IMX8QM_AUD_SAI1_TXFS_SAI1_TXFS 0 /* AUD_SAI1_TXFS <---> SAI1_TXFS */
35+
#define IMX8QM_AUD_ESAI0_FSR_ESAI0_FSR 0
36+
#define IMX8QM_AUD_ESAI0_FST_ESAI0_FST 0
37+
#define IMX8QM_AUD_ESAI0_SCKR_ESAI0_SCKR 0
38+
#define IMX8QM_AUD_ESAI0_SCKT_ESAI0_SCKT 0
39+
#define IMX8QM_AUD_ESAI0_TX0_ESAI_TX0 0
40+
#define IMX8QM_AUD_ESAI0_TX1_ESAI_TX1 0
41+
#define IMX8QM_AUD_ESAI0_TX2_RX3_ESAI0_TX2_RX3 0
42+
#define IMX8QM_AUD_ESAI0_TX3_RX2_ESAI0_TX3_RX2 0
43+
#define IMX8QM_AUD_ESAI0_TX4_RX1_ESAI0_TX4_RX1 0
44+
#define IMX8QM_AUD_ESAI0_TX5_RX0_ESAI0_TX5_RX0 0
2545

2646
#endif /* ZEPHYR_INCLUDE_DT_BINDINGS_PINCTRL_IMX8QM_PINCTRL_H_ */

0 commit comments

Comments
 (0)