From 30dc051d587e1091a241fb867da0d8eac0b11bda Mon Sep 17 00:00:00 2001 From: Brent Kowal Date: Tue, 4 Mar 2025 09:44:27 -0500 Subject: [PATCH 1/2] MAX78000 RF Spectrum Sense Demo Initial commit of the RF Spectrum Sensing demo for MAX78000. The application software/demo was based on the UNet-highres-demo example and updated to leverage the model and sample data for the RF spectrum sensing application. --- .../CNN/spectrumsense_unet-demo/.cproject | 90 + .../CNN/spectrumsense_unet-demo/.project | 26 + .../.settings/language.settings.xml | 15 + .../org.eclipse.cdt.codan.core.prefs | 93 + .../.settings/org.eclipse.cdt.core.prefs | 15 + .../spectrumsense_unet-demo/.vscode/README.md | 47 + .../.vscode/c_cpp_properties.json | 53 + .../spectrumsense_unet-demo/.vscode/flash.gdb | 17 + .../.vscode/launch.json | 133 + .../.vscode/settings.json | 84 + .../.vscode/tasks.json | 115 + .../CNN/spectrumsense_unet-demo/Makefile | 382 + .../CNN/spectrumsense_unet-demo/README.md | 83 + .../Resources/eclipse_board.png | Bin 0 -> 72330 bytes .../Resources/example_output.png | Bin 0 -> 91007 bytes .../Resources/example_output2.png | Bin 0 -> 282281 bytes .../TFT/evkit/all_imgs.c | 31588 ++++++++++++++++ .../TFT/evkit/bitmap.h | 30 + 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arguments\\")"} +org.eclipse.cdt.codan.internal.checkers.InvalidTemplateArgumentsProblem=Error +org.eclipse.cdt.codan.internal.checkers.InvalidTemplateArgumentsProblem.params={launchModes\=>{RUN_ON_FULL_BUILD\=>true,RUN_ON_INC_BUILD\=>true,RUN_ON_FILE_OPEN\=>false,RUN_ON_FILE_SAVE\=>false,RUN_AS_YOU_TYPE\=>true,RUN_ON_DEMAND\=>true},suppression_comment\=>"@suppress(\\"Invalid template argument\\")"} +org.eclipse.cdt.codan.internal.checkers.LabelStatementNotFoundProblem=Error +org.eclipse.cdt.codan.internal.checkers.LabelStatementNotFoundProblem.params={launchModes\=>{RUN_ON_FULL_BUILD\=>true,RUN_ON_INC_BUILD\=>true,RUN_ON_FILE_OPEN\=>false,RUN_ON_FILE_SAVE\=>false,RUN_AS_YOU_TYPE\=>true,RUN_ON_DEMAND\=>true},suppression_comment\=>"@suppress(\\"Label statement not found\\")"} +org.eclipse.cdt.codan.internal.checkers.MemberDeclarationNotFoundProblem=Error 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+org.eclipse.cdt.codan.internal.checkers.NamingConventionFunctionChecker.params={launchModes\=>{RUN_ON_FULL_BUILD\=>true,RUN_ON_INC_BUILD\=>true,RUN_ON_FILE_OPEN\=>false,RUN_ON_FILE_SAVE\=>false,RUN_AS_YOU_TYPE\=>true,RUN_ON_DEMAND\=>true},suppression_comment\=>"@suppress(\\"Name convention for function\\")",pattern\=>"^[a-z]",macro\=>true,exceptions\=>()} +org.eclipse.cdt.codan.internal.checkers.NonVirtualDestructorProblem=Warning +org.eclipse.cdt.codan.internal.checkers.NonVirtualDestructorProblem.params={launchModes\=>{RUN_ON_FULL_BUILD\=>true,RUN_ON_INC_BUILD\=>true,RUN_ON_FILE_OPEN\=>false,RUN_ON_FILE_SAVE\=>false,RUN_AS_YOU_TYPE\=>true,RUN_ON_DEMAND\=>true},suppression_comment\=>"@suppress(\\"Class has a virtual method and non-virtual destructor\\")"} +org.eclipse.cdt.codan.internal.checkers.OverloadProblem=Error +org.eclipse.cdt.codan.internal.checkers.OverloadProblem.params={launchModes\=>{RUN_ON_FULL_BUILD\=>true,RUN_ON_INC_BUILD\=>true,RUN_ON_FILE_OPEN\=>false,RUN_ON_FILE_SAVE\=>false,RUN_AS_YOU_TYPE\=>true,RUN_ON_DEMAND\=>true},suppression_comment\=>"@suppress(\\"Invalid overload\\")"} +org.eclipse.cdt.codan.internal.checkers.RedeclarationProblem=Error +org.eclipse.cdt.codan.internal.checkers.RedeclarationProblem.params={launchModes\=>{RUN_ON_FULL_BUILD\=>true,RUN_ON_INC_BUILD\=>true,RUN_ON_FILE_OPEN\=>false,RUN_ON_FILE_SAVE\=>false,RUN_AS_YOU_TYPE\=>true,RUN_ON_DEMAND\=>true},suppression_comment\=>"@suppress(\\"Invalid redeclaration\\")"} +org.eclipse.cdt.codan.internal.checkers.RedefinitionProblem=Error +org.eclipse.cdt.codan.internal.checkers.RedefinitionProblem.params={launchModes\=>{RUN_ON_FULL_BUILD\=>true,RUN_ON_INC_BUILD\=>true,RUN_ON_FILE_OPEN\=>false,RUN_ON_FILE_SAVE\=>false,RUN_AS_YOU_TYPE\=>true,RUN_ON_DEMAND\=>true},suppression_comment\=>"@suppress(\\"Invalid redefinition\\")"} +org.eclipse.cdt.codan.internal.checkers.ReturnStyleProblem=-Warning +org.eclipse.cdt.codan.internal.checkers.ReturnStyleProblem.params={launchModes\=>{RUN_ON_FULL_BUILD\=>true,RUN_ON_INC_BUILD\=>true,RUN_ON_FILE_OPEN\=>false,RUN_ON_FILE_SAVE\=>false,RUN_AS_YOU_TYPE\=>true,RUN_ON_DEMAND\=>true},suppression_comment\=>"@suppress(\\"Return with parenthesis\\")"} +org.eclipse.cdt.codan.internal.checkers.ScanfFormatStringSecurityProblem=-Warning +org.eclipse.cdt.codan.internal.checkers.ScanfFormatStringSecurityProblem.params={launchModes\=>{RUN_ON_FULL_BUILD\=>true,RUN_ON_INC_BUILD\=>true,RUN_ON_FILE_OPEN\=>false,RUN_ON_FILE_SAVE\=>false,RUN_AS_YOU_TYPE\=>true,RUN_ON_DEMAND\=>true},suppression_comment\=>"@suppress(\\"Format String Vulnerability\\")"} +org.eclipse.cdt.codan.internal.checkers.StatementHasNoEffectProblem=Warning +org.eclipse.cdt.codan.internal.checkers.StatementHasNoEffectProblem.params={launchModes\=>{RUN_ON_FULL_BUILD\=>true,RUN_ON_INC_BUILD\=>true,RUN_ON_FILE_OPEN\=>false,RUN_ON_FILE_SAVE\=>false,RUN_AS_YOU_TYPE\=>true,RUN_ON_DEMAND\=>true},suppression_comment\=>"@suppress(\\"Statement has no effect\\")",macro\=>true,exceptions\=>()} +org.eclipse.cdt.codan.internal.checkers.SuggestedParenthesisProblem=Warning +org.eclipse.cdt.codan.internal.checkers.SuggestedParenthesisProblem.params={launchModes\=>{RUN_ON_FULL_BUILD\=>true,RUN_ON_INC_BUILD\=>true,RUN_ON_FILE_OPEN\=>false,RUN_ON_FILE_SAVE\=>false,RUN_AS_YOU_TYPE\=>true,RUN_ON_DEMAND\=>true},suppression_comment\=>"@suppress(\\"Suggested parenthesis around expression\\")",paramNot\=>false} +org.eclipse.cdt.codan.internal.checkers.SuspiciousSemicolonProblem=Warning +org.eclipse.cdt.codan.internal.checkers.SuspiciousSemicolonProblem.params={launchModes\=>{RUN_ON_FULL_BUILD\=>true,RUN_ON_INC_BUILD\=>true,RUN_ON_FILE_OPEN\=>false,RUN_ON_FILE_SAVE\=>false,RUN_AS_YOU_TYPE\=>true,RUN_ON_DEMAND\=>true},suppression_comment\=>"@suppress(\\"Suspicious semicolon\\")",else\=>false,afterelse\=>false} +org.eclipse.cdt.codan.internal.checkers.TypeResolutionProblem=Error +org.eclipse.cdt.codan.internal.checkers.TypeResolutionProblem.params={launchModes\=>{RUN_ON_FULL_BUILD\=>true,RUN_ON_INC_BUILD\=>true,RUN_ON_FILE_OPEN\=>false,RUN_ON_FILE_SAVE\=>false,RUN_AS_YOU_TYPE\=>true,RUN_ON_DEMAND\=>true},suppression_comment\=>"@suppress(\\"Type cannot be resolved\\")"} +org.eclipse.cdt.codan.internal.checkers.UnusedFunctionDeclarationProblem=Warning +org.eclipse.cdt.codan.internal.checkers.UnusedFunctionDeclarationProblem.params={launchModes\=>{RUN_ON_FULL_BUILD\=>true,RUN_ON_INC_BUILD\=>true,RUN_ON_FILE_OPEN\=>false,RUN_ON_FILE_SAVE\=>false,RUN_AS_YOU_TYPE\=>true,RUN_ON_DEMAND\=>true},suppression_comment\=>"@suppress(\\"Unused function declaration\\")",macro\=>true} +org.eclipse.cdt.codan.internal.checkers.UnusedStaticFunctionProblem=Warning +org.eclipse.cdt.codan.internal.checkers.UnusedStaticFunctionProblem.params={launchModes\=>{RUN_ON_FULL_BUILD\=>true,RUN_ON_INC_BUILD\=>true,RUN_ON_FILE_OPEN\=>false,RUN_ON_FILE_SAVE\=>false,RUN_AS_YOU_TYPE\=>true,RUN_ON_DEMAND\=>true},suppression_comment\=>"@suppress(\\"Unused static function\\")",macro\=>true} +org.eclipse.cdt.codan.internal.checkers.UnusedVariableDeclarationProblem=Warning +org.eclipse.cdt.codan.internal.checkers.UnusedVariableDeclarationProblem.params={launchModes\=>{RUN_ON_FULL_BUILD\=>true,RUN_ON_INC_BUILD\=>true,RUN_ON_FILE_OPEN\=>false,RUN_ON_FILE_SAVE\=>false,RUN_AS_YOU_TYPE\=>true,RUN_ON_DEMAND\=>true},suppression_comment\=>"@suppress(\\"Unused variable declaration in file scope\\")",macro\=>true,exceptions\=>("@(\#)","$Id")} +org.eclipse.cdt.codan.internal.checkers.UsingInHeaderProblem=-Warning +org.eclipse.cdt.codan.internal.checkers.UsingInHeaderProblem.params={launchModes\=>{RUN_ON_FULL_BUILD\=>true,RUN_ON_INC_BUILD\=>true,RUN_ON_FILE_OPEN\=>false,RUN_ON_FILE_SAVE\=>false,RUN_AS_YOU_TYPE\=>true,RUN_ON_DEMAND\=>true},suppression_comment\=>"@suppress(\\"Using directive in header\\")"} +org.eclipse.cdt.codan.internal.checkers.VariableResolutionProblem=Error +org.eclipse.cdt.codan.internal.checkers.VariableResolutionProblem.params={launchModes\=>{RUN_ON_FULL_BUILD\=>true,RUN_ON_INC_BUILD\=>true,RUN_ON_FILE_OPEN\=>false,RUN_ON_FILE_SAVE\=>false,RUN_AS_YOU_TYPE\=>true,RUN_ON_DEMAND\=>true},suppression_comment\=>"@suppress(\\"Symbol is not resolved\\")"} +org.eclipse.cdt.codan.internal.checkers.VirtualMethodCallProblem=-Error +org.eclipse.cdt.codan.internal.checkers.VirtualMethodCallProblem.params={launchModes\=>{RUN_ON_FULL_BUILD\=>true,RUN_ON_INC_BUILD\=>true,RUN_ON_FILE_OPEN\=>false,RUN_ON_FILE_SAVE\=>false,RUN_AS_YOU_TYPE\=>true,RUN_ON_DEMAND\=>true},suppression_comment\=>"@suppress(\\"Virtual method call in constructor/destructor\\")"} +org.eclipse.cdt.qt.core.qtproblem=Warning +org.eclipse.cdt.qt.core.qtproblem.params={launchModes\=>{RUN_ON_FULL_BUILD\=>false,RUN_ON_INC_BUILD\=>false,RUN_ON_FILE_OPEN\=>true,RUN_ON_FILE_SAVE\=>false,RUN_AS_YOU_TYPE\=>true,RUN_ON_DEMAND\=>true},suppression_comment\=>null} diff --git a/Examples/MAX78000/CNN/spectrumsense_unet-demo/.settings/org.eclipse.cdt.core.prefs b/Examples/MAX78000/CNN/spectrumsense_unet-demo/.settings/org.eclipse.cdt.core.prefs new file mode 100644 index 00000000000..5441ad4a136 --- /dev/null +++ b/Examples/MAX78000/CNN/spectrumsense_unet-demo/.settings/org.eclipse.cdt.core.prefs @@ -0,0 +1,15 @@ +eclipse.preferences.version=1 +environment/project/cdt.managedbuild.toolchain.gnu.cross.base.1028364529/BOARD/delimiter=; +environment/project/cdt.managedbuild.toolchain.gnu.cross.base.1028364529/BOARD/operation=append +environment/project/cdt.managedbuild.toolchain.gnu.cross.base.1028364529/BOARD/value=EvKit_V1 +environment/project/cdt.managedbuild.toolchain.gnu.cross.base.1028364529/GCC_PREFIX/delimiter=; +environment/project/cdt.managedbuild.toolchain.gnu.cross.base.1028364529/GCC_PREFIX/operation=replace +environment/project/cdt.managedbuild.toolchain.gnu.cross.base.1028364529/GCC_PREFIX/value=arm-none-eabi- +environment/project/cdt.managedbuild.toolchain.gnu.cross.base.1028364529/PROJECT/delimiter=; +environment/project/cdt.managedbuild.toolchain.gnu.cross.base.1028364529/PROJECT/operation=append +environment/project/cdt.managedbuild.toolchain.gnu.cross.base.1028364529/PROJECT/value=spectrumsense_unet-demo +environment/project/cdt.managedbuild.toolchain.gnu.cross.base.1028364529/TARGET/delimiter=; +environment/project/cdt.managedbuild.toolchain.gnu.cross.base.1028364529/TARGET/operation=append +environment/project/cdt.managedbuild.toolchain.gnu.cross.base.1028364529/TARGET/value=MAX78000 +environment/project/cdt.managedbuild.toolchain.gnu.cross.base.1028364529/append=true +environment/project/cdt.managedbuild.toolchain.gnu.cross.base.1028364529/appendContributed=true diff --git a/Examples/MAX78000/CNN/spectrumsense_unet-demo/.vscode/README.md b/Examples/MAX78000/CNN/spectrumsense_unet-demo/.vscode/README.md new file mode 100644 index 00000000000..5b355bd51c9 --- /dev/null +++ b/Examples/MAX78000/CNN/spectrumsense_unet-demo/.vscode/README.md @@ -0,0 +1,47 @@ +# VSCode-Maxim + +_(If you're viewing this document from within Visual Studio Code you can press `CTRL+SHIFT+V` to open a Markdown preview window.)_ + +## Quick Links + +* [MSDK User Guide](https://analogdevicesinc.github.io/msdk/USERGUIDE/) +* [VSCode-Maxim Github](https://github.com/analogdevicesinc/VSCode-Maxim) + +## Introduction + +VSCode-Maxim is a set of [Visual Studio Code](https://code.visualstudio.com/) project configurations and utilities for enabling embedded development for [Analog Device's MSDK](https://github.com/analogdevicesinc/msdk) and the [MAX32xxx/MAX78xxx microcontrollers](https://www.analog.com/en/product-category/microcontrollers.html). + +The following features are supported: + +* Code editing with intellisense down to the register level +* Code compilation with the ability to easily re-target a project for different microcontrollers and boards +* Flashing programs +* GUI and command-line debugging + +## Dependencies + +* [Visual Studio Code](https://code.visualstudio.com/) + * [C/C++ VSCode Extension](https://marketplace.visualstudio.com/items?itemName=ms-vscode.cpptools) + * [Cortex-Debug Extension](https://marketplace.visualstudio.com/items?itemName=marus25.cortex-debug) +* [Analog Devices MSDK](https://analogdevicesinc.github.io/msdk/) + +## Installation + +Install the MSDK, then set `"MAXIM_PATH"` in your _user_ VS Code settings. + +See [Getting Started with Visual Studio Code](https://analogdevicesinc.github.io/msdk/USERGUIDE/#getting-started-with-visual-studio-code) in the MSDK User Guide for detailed instructions. + +## Usage + +See the [MSDK User Guide](https://analogdevicesinc.github.io/msdk/USERGUIDE/#visual-studio-code) for detailed usage info. + +## Issue Tracker + +Bug reports, feature requests, and contributions are welcome via the [issues](https://github.com/analogdevicesinc/VSCode-Maxim/issues) tracker on Github. + +New issues should contain _at minimum_ the following information: + +* Visual Studio Code version #s (see `Help -> About`) +* C/C++ Extension version # +* Target microcontroller and evaluation platform +* The projects `.vscode` folder and `Makefile` (where applicable). Standard compression formats such as `.zip`, `.rar`, `.tar.gz`, etc. are all acceptable. diff --git a/Examples/MAX78000/CNN/spectrumsense_unet-demo/.vscode/c_cpp_properties.json b/Examples/MAX78000/CNN/spectrumsense_unet-demo/.vscode/c_cpp_properties.json new file mode 100644 index 00000000000..dfbed47b581 --- /dev/null +++ b/Examples/MAX78000/CNN/spectrumsense_unet-demo/.vscode/c_cpp_properties.json @@ -0,0 +1,53 @@ +{ + "configurations": [ + { + "name": "Win32", + "includePath": [ + "${default}" + ], + "defines": [ + "${default}" + ], + "intelliSenseMode": "gcc-arm", + "compilerPath": "${config:ARM_GCC_path}/bin/arm-none-eabi-gcc.exe", + "browse": { + "path": [ + "${default}" + ] + } + }, + { + "name": "Linux", + "includePath": [ + "${default}" + ], + "defines": [ + "${default}" + ], + "intelliSenseMode": "gcc-arm", + "compilerPath": "${config:ARM_GCC_path}/bin/arm-none-eabi-gcc", + "browse": { + "path": [ + "${default}" + ] + } + }, + { + "name": "Mac", + "includePath": [ + "${default}" + ], + "defines": [ + "${default}" + ], + "intelliSenseMode": "gcc-arm", + "compilerPath": "${config:ARM_GCC_path}/bin/arm-none-eabi-gcc", + "browse": { + "path": [ + "${default}" + ] + } + } + ], + "version": 4 +} \ No newline at end of file diff --git a/Examples/MAX78000/CNN/spectrumsense_unet-demo/.vscode/flash.gdb b/Examples/MAX78000/CNN/spectrumsense_unet-demo/.vscode/flash.gdb new file mode 100644 index 00000000000..8f22801a47d --- /dev/null +++ b/Examples/MAX78000/CNN/spectrumsense_unet-demo/.vscode/flash.gdb @@ -0,0 +1,17 @@ +define flash_m4 + set architecture armv7e-m + set remotetimeout 10 + target remote | openocd -c "gdb_port pipe;log_output flash.log" -s $arg0/scripts -f interface/$arg1 -f target/$arg2 -c "init; reset halt" + load + compare-sections + monitor reset halt +end + +define flash_m4_run + set architecture armv7e-m + set remotetimeout 10 + target remote | openocd -c "gdb_port pipe;log_output flash.log" -s $arg0/scripts -f interface/$arg1 -f target/$arg2 -c "init; reset halt" + load + compare-sections + monitor resume +end diff --git a/Examples/MAX78000/CNN/spectrumsense_unet-demo/.vscode/launch.json b/Examples/MAX78000/CNN/spectrumsense_unet-demo/.vscode/launch.json new file mode 100644 index 00000000000..01fe5199048 --- /dev/null +++ b/Examples/MAX78000/CNN/spectrumsense_unet-demo/.vscode/launch.json @@ -0,0 +1,133 @@ +{ + "configurations": [ + { + "name": "Debug Arm (Cortex-debug)", + "cwd":"${workspaceRoot}", + "executable": "${workspaceFolder}/build/${config:program_file}", + "loadFiles": ["${workspaceFolder}/build/${config:program_file}"], + "symbolFiles": [{ + "file": "${workspaceFolder}/build/${config:symbol_file}" + }], + "request": "launch", + "type": "cortex-debug", + "servertype": "openocd", + "linux": { + "gdbPath": "${config:ARM_GCC_path}/bin/arm-none-eabi-gdb", + "serverpath": "${config:OCD_path}/openocd", + }, + "windows": { + "gdbPath": "${config:ARM_GCC_path}/bin/arm-none-eabi-gdb.exe", + "serverpath": "${config:OCD_path}/openocd.exe", + }, + "osx": { + "gdbPath": "${config:ARM_GCC_path}/bin/arm-none-eabi-gdb", + "serverpath": "${config:OCD_path}/openocd", + }, + "searchDir": ["${config:OCD_path}/scripts"], + "configFiles": ["interface/${config:M4_OCD_interface_file}", "target/${config:M4_OCD_target_file}"], + "interface": "swd", + "runToEntryPoint": "main", + "svdFile": "${config:MAXIM_PATH}/Libraries/CMSIS/Device/Maxim/${config:target}/Include/${config:target}.svd" + }, + { + "name": "GDB (Arm M4)", + "type": "cppdbg", + "request": "launch", + "program": "${workspaceFolder}/build/${config:program_file}", + "args": [], + "stopAtEntry": true, + "cwd": "${workspaceFolder}", + "environment": [], + "externalConsole": false, + "MIMode": "gdb", + "linux": { + "miDebuggerPath": "${config:ARM_GCC_path}/bin/arm-none-eabi-gdb", + "debugServerPath": "${config:OCD_path}/openocd", + }, + "windows": { + "miDebuggerPath": "${config:ARM_GCC_path}/bin/arm-none-eabi-gdb.exe", + "debugServerPath": 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"debugServerArgs": "-c \"gdb_port 3334\" -s ${config:OCD_path}/scripts -f interface/${config:RV_OCD_interface_file} -f target/${config:RV_OCD_target_file}", + "serverStarted": "Info : Listening on port 3334 for gdb connections", + "filterStderr": true, + "customLaunchSetupCommands": [ + {"text":"-list-features"} + ], + "targetArchitecture": "arm", + "setupCommands": [ + { "text":"set logging overwrite on"}, + { "text":"set logging file debug-riscv.log"}, + { "text":"set logging on"}, + { "text":"cd ${workspaceFolder}" }, + { "text": "set architecture riscv:rv32", "ignoreFailures": false }, + { "text":"exec-file build/${config:program_file}", "ignoreFailures": false }, + { "text":"symbol-file buildrv/${config:symbol_file}", "ignoreFailures": false }, + { "text":"target remote localhost:3334" }, + { "text":"b main" }, + { "text": "set $pc=Reset_Handler","ignoreFailures": false } + ] + } + ] +} diff --git a/Examples/MAX78000/CNN/spectrumsense_unet-demo/.vscode/settings.json b/Examples/MAX78000/CNN/spectrumsense_unet-demo/.vscode/settings.json new file mode 100644 index 00000000000..a2e954acb7e --- /dev/null +++ b/Examples/MAX78000/CNN/spectrumsense_unet-demo/.vscode/settings.json @@ -0,0 +1,84 @@ +{ + "terminal.integrated.env.windows": { + "Path":"${config:OCD_path};${config:ARM_GCC_path}/bin;${config:xPack_GCC_path}/bin;${config:MSYS_path}/usr/bin;${config:Make_path};${env:PATH}", + "MAXIM_PATH":"${config:MAXIM_PATH}" + }, + "terminal.integrated.defaultProfile.windows": "Command Prompt", + + "terminal.integrated.env.linux": { + "PATH":"${config:OCD_path}:${config:ARM_GCC_path}/bin:${config:xPack_GCC_path}/bin:${config:Make_path}:${env:PATH}", + "MAXIM_PATH":"${config:MAXIM_PATH}" + }, + "terminal.integrated.env.osx": { + "PATH":"${config:OCD_path}/bin:${config:ARM_GCC_path}/bin:${config:xPack_GCC_path}/bin:${config:Make_path}:${env:PATH}", + "MAXIM_PATH":"${config:MAXIM_PATH}" + }, + + "target":"MAX78000", + "board":"EvKit_V1", + + "project_name":"${workspaceFolderBasename}", + + "program_file":"${config:project_name}.elf", + "symbol_file":"${config:program_file}", + + "M4_OCD_interface_file":"cmsis-dap.cfg", + "M4_OCD_target_file":"max78000.cfg", + "RV_OCD_interface_file":"ftdi/olimex-arm-usb-ocd-h.cfg", + "RV_OCD_target_file":"${config:target}_riscv.cfg", + + "v_Arm_GCC":"10.3", + "v_xPack_GCC":"12.2.0-3.1", + + "OCD_path":"${config:MAXIM_PATH}/Tools/OpenOCD", + "ARM_GCC_path":"${config:MAXIM_PATH}/Tools/GNUTools/${config:v_Arm_GCC}", + "xPack_GCC_path":"${config:MAXIM_PATH}/Tools/xPack/riscv-none-elf-gcc/${config:v_xPack_GCC}", + "Make_path":"${config:MAXIM_PATH}/Tools/GNUTools/Make", + "MSYS_path":"${config:MAXIM_PATH}/Tools/MSYS2", + + "C_Cpp.default.includePath": [ + "${workspaceFolder}", + "${workspaceFolder}/**", + "${config:MAXIM_PATH}/Libraries/Boards/${config:target}/Include", + "${config:MAXIM_PATH}/Libraries/Boards/${config:target}/${config:board}/Include", + "${config:MAXIM_PATH}/Libraries/CMSIS/Device/Maxim/${config:target}/Include", + "${config:MAXIM_PATH}/Libraries/CMSIS/Include", + "${config:ARM_GCC_path}/arm-none-eabi/include", + "${config:ARM_GCC_path}/lib/gcc/arm-none-eabi/${config:v_Arm_GCC}/include", + "${config:MAXIM_PATH}/Libraries/PeriphDrivers/Include/${config:target}", + "${config:MAXIM_PATH}/Libraries/MiscDrivers/Camera", + "${config:MAXIM_PATH}/Libraries/MiscDrivers/Display", + "${config:MAXIM_PATH}/Libraries/MiscDrivers/Display/fonts", + "${config:MAXIM_PATH}/Libraries/MiscDrivers/ExtMemory", + "${config:MAXIM_PATH}/Libraries/MiscDrivers/LED", + "${config:MAXIM_PATH}/Libraries/MiscDrivers/PMIC", + "${config:MAXIM_PATH}/Libraries/MiscDrivers/PushButton", + "${config:MAXIM_PATH}/Libraries/MiscDrivers/Touchscreen", + "${config:MAXIM_PATH}/Libraries/MiscDrivers/EEPROM", + "${config:MAXIM_PATH}/Libraries/MiscDrivers/CODEC" + ], + "C_Cpp.default.browse.path": [ + "${workspaceFolder}", + "${config:MAXIM_PATH}/Libraries/Boards/${config:target}/Source", + "${config:MAXIM_PATH}/Libraries/Boards/${config:target}/${config:board}/Source", + "${config:MAXIM_PATH}/Libraries/PeriphDrivers/Source", + "${config:MAXIM_PATH}/Libraries/MiscDrivers/Camera", + "${config:MAXIM_PATH}/Libraries/MiscDrivers/Display", + "${config:MAXIM_PATH}/Libraries/MiscDrivers/Display/fonts", + "${config:MAXIM_PATH}/Libraries/MiscDrivers/LED", + "${config:MAXIM_PATH}/Libraries/MiscDrivers/PMIC", + "${config:MAXIM_PATH}/Libraries/MiscDrivers/PushButton", + "${config:MAXIM_PATH}/Libraries/MiscDrivers/Touchscreen", + "${config:MAXIM_PATH}/Libraries/MiscDrivers", + "${config:MAXIM_PATH}/Libraries/MiscDrivers/ADC", + "${config:MAXIM_PATH}/Libraries/MiscDrivers/EEPROM", + "${config:MAXIM_PATH}/Libraries/MiscDrivers/CODEC" + ], + "C_Cpp.default.defines": [ + + ], + "C_Cpp.default.forcedInclude": [ + "${workspaceFolder}/build/project_defines.h" + ] +} + diff --git a/Examples/MAX78000/CNN/spectrumsense_unet-demo/.vscode/tasks.json b/Examples/MAX78000/CNN/spectrumsense_unet-demo/.vscode/tasks.json new file mode 100644 index 00000000000..e95445e2b3e --- /dev/null +++ b/Examples/MAX78000/CNN/spectrumsense_unet-demo/.vscode/tasks.json @@ -0,0 +1,115 @@ +{ + "version": "2.0.0", + "tasks": [ + { + "label": "build", + "type": "shell", + "command": "make -r -j 8 --output-sync=target --no-print-directory TARGET=${config:target} BOARD=${config:board} MAXIM_PATH=${config:MAXIM_PATH} MAKE=make PROJECT=${config:project_name}", + "osx":{ + "command": "source ~/.zshrc && make -r -j 8 --output-sync=target --no-print-directory TARGET=${config:target} BOARD=${config:board} MAXIM_PATH=${config:MAXIM_PATH} MAKE=make PROJECT=${config:project_name}" + }, + "group": "build", + "problemMatcher": [] + }, + { + "label": "clean", + "type": "shell", + "command": "make -j 8 clean --output-sync=target --no-print-directory TARGET=${config:target} BOARD=${config:board} MAXIM_PATH=${config:MAXIM_PATH} MAKE=make PROJECT=${config:project_name}", + "osx":{ + "command": "source ~/.zshrc && make -j 8 clean --output-sync=target --no-print-directory TARGET=${config:target} BOARD=${config:board} MAXIM_PATH=${config:MAXIM_PATH} MAKE=make PROJECT=${config:project_name}" + }, + "group": "build", + "problemMatcher": [] + }, + { + "label": "clean-periph", + "type": "shell", + "command": "make -j 8 distclean --output-sync=target --no-print-directory TARGET=${config:target} BOARD=${config:board} MAXIM_PATH=${config:MAXIM_PATH} MAKE=make PROJECT=${config:project_name}", + "osx":{ + "command": "source ~/.zshrc && make -j 8 distclean --output-sync=target --no-print-directory TARGET=${config:target} BOARD=${config:board} MAXIM_PATH=${config:MAXIM_PATH} MAKE=make PROJECT=${config:project_name}" + }, + "group": "build", + "problemMatcher": [] + }, + { + "label": "flash", + "type": "shell", + "command": "arm-none-eabi-gdb", + "args": [ + "--cd=\"${workspaceFolder}\"", + "--se=\"build/${config:program_file}\"", + "--symbols=build/${config:symbol_file}", + "-x=\"${workspaceFolder}/.vscode/flash.gdb\"", + "--ex=\"flash_m4 ${config:OCD_path} ${config:M4_OCD_interface_file} ${config:M4_OCD_target_file}\"", + "--batch" + ], + "group": "build", + "problemMatcher": [], + "dependsOn":["build"] + }, + { + "label": "flash & run", + "type": "shell", + "command": "arm-none-eabi-gdb", + "args": [ + "--cd=\"${workspaceFolder}\"", + "--se=\"build/${config:program_file}\"", + "--symbols=build/${config:symbol_file}", + "-x=\"${workspaceFolder}/.vscode/flash.gdb\"", + "--ex=\"flash_m4_run ${config:OCD_path} ${config:M4_OCD_interface_file} ${config:M4_OCD_target_file}\"", + "--batch" + ], + "group": "build", + "problemMatcher": [], + "dependsOn":["build"] + }, + { + "label": "erase flash", + "type": "shell", + "command": "openocd", + "args": [ + "-s", "${config:OCD_path}/scripts", + "-f", "interface/${config:M4_OCD_interface_file}", + "-f", "target/${config:M4_OCD_target_file}", + "-c", "\"init; reset halt; max32xxx mass_erase 0;\"", + "-c", "exit" + ], + "group":"build", + "problemMatcher": [], + "dependsOn":[] + }, + { + "label": "openocd (m4)", + "type": "shell", + "command": "openocd", + "args": [ + "-s", + "${config:OCD_path}/scripts", + "-f", + "interface/${config:M4_OCD_interface_file}", + "-f", + "target/${config:M4_OCD_target_file}", + "-c", + "\"init; reset halt\"" + ], + "problemMatcher": [], + "dependsOn":[] + }, + { + "label": "gdb (m4)", + "type": "shell", + "command": "arm-none-eabi-gdb", + "args": [ + "--ex=\"cd ${workspaceFolder}\"", + "--se=\"build/${config:program_file}\"", + "--symbols=build/${config:symbol_file}", + "--ex=\"target remote localhost:3333\"", + "--ex=\"monitor reset halt\"", + "--ex=\"b main\"", + "--ex=\"c\"" + ], + "problemMatcher": [], + "dependsOn":[] + }, + ] +} \ No newline at end of file diff --git a/Examples/MAX78000/CNN/spectrumsense_unet-demo/Makefile b/Examples/MAX78000/CNN/spectrumsense_unet-demo/Makefile new file mode 100644 index 00000000000..40cd397f4bf --- /dev/null +++ b/Examples/MAX78000/CNN/spectrumsense_unet-demo/Makefile @@ -0,0 +1,382 @@ +############################################################################### + # + # Copyright (C) 2022-2023 Maxim Integrated Products, Inc. (now owned by + # Analog Devices, Inc.), + # Copyright (C) 2023-2025 Analog Devices, Inc. + # + # Licensed under the Apache License, Version 2.0 (the "License"); + # you may not use this file except in compliance with the License. + # You may obtain a copy of the License at + # + # http://www.apache.org/licenses/LICENSE-2.0 + # + # Unless required by applicable law or agreed to in writing, software + # distributed under the License is distributed on an "AS IS" BASIS, + # WITHOUT WARRANTIES OR CONDITIONS OF ANY KIND, either express or implied. + # See the License for the specific language governing permissions and + # limitations under the License. + # + ############################################################################## + +# ** Readme! ** +# Don't edit this file! This is the core Makefile for a MaximSDK +# project. The available configuration options can be overridden +# in "project.mk", on the command-line, or with system environment +# variables. + +# See https://analogdevicesinc.github.io/msdk/USERGUIDE/#build-system +# for more detailed instructions on how to use this system. + +# The detailed instructions mentioned above are easier to read than +# this file, but the comments found in this file also outline the +# available configuration variables. This file is organized into +# sub-sections, some of which expose config variables. + + +# ******************************************************************************* +# Set the target microcontroller and board to compile for. + +# Every TARGET microcontroller has some Board Support Packages (BSPs) that are +# available for it under the MaximSDK/Libraries/Boards/TARGET folder. The BSP +# that gets selected is MaximSDK/Libraries/Boards/TARGET/BOARD. + +# Configuration Variables: +# - TARGET : Override the default target microcontroller. Ex: TARGET=MAX78000 +# - BOARD : Override the default BSP (case sensitive). Ex: BOARD=EvKit_V1, BOARD=FTHR_RevA + + +ifeq "$(TARGET)" "" +# Default target microcontroller +TARGET := MAX78000 +TARGET_UC := MAX78000 +TARGET_LC := max78000 +else +# "TARGET" has been overridden in the environment or on the command-line. +# We need to calculate an upper and lowercase version of the part number, +# because paths on Linux and MacOS are case-sensitive. +TARGET_UC := $(subst m,M,$(subst a,A,$(subst x,X,$(TARGET)))) +TARGET_LC := $(subst M,m,$(subst A,a,$(subst X,x,$(TARGET)))) +endif + +# Default board. +BOARD ?= EvKit_V1 + +# ******************************************************************************* +# Locate the MaximSDK + +# This Makefile needs to know where to find the MaximSDK, and the MAXIM_PATH variable +# should point to the root directory of the MaximSDK installation. Setting this manually +# is usually only required if you're working on the command-line. + +# If MAXIM_PATH is not specified, we assume the project still lives inside of the MaximSDK +# and move up from this project's original location. + +# Configuration Variables: +# - MAXIM_PATH : Tell this Makefile where to find the MaximSDK. Ex: MAXIM_PATH=C:/MaximSDK + + +ifneq "$(MAXIM_PATH)" "" +# Sanitize MAXIM_PATH for backslashes +MAXIM_PATH := $(subst \,/,$(MAXIM_PATH)) +# Locate some other useful paths... +LIBS_DIR := $(abspath $(MAXIM_PATH)/Libraries) +CMSIS_ROOT := $(LIBS_DIR)/CMSIS +endif + +# ******************************************************************************* +# Include project Makefile. We do this after formulating TARGET, BOARD, and MAXIM_PATH +# in case project.mk needs to reference those values. However, we also include +# this as early as possible in the Makefile so that it can append to or override +# the variables below. + + +PROJECTMK ?= $(abspath ./project.mk) +include $(PROJECTMK) +$(info Loaded project.mk) +# PROJECTMK is also used by implicit rules and other libraries to add project.mk as a watch file + +# ******************************************************************************* +# Final path sanitization and re-calculation. No options here. + +ifeq "$(MAXIM_PATH)" "" +# MAXIM_PATH is still not defined... +DEPTH := ../../../../ +MAXIM_PATH := $(abspath $(DEPTH)) +$(warning Warning: MAXIM_PATH is not set! Set MAXIM_PATH in your environment or in project.mk to clear this warning.) +$(warning Warning: Attempting to use $(MAXIM_PATH) calculated from relative path) +else +# Sanitize MAXIM_PATH for backslashes +MAXIM_PATH := $(subst \,/,$(MAXIM_PATH)) +endif + +# Final recalculation of LIBS_DIR/CMSIS_ROOT +LIBS_DIR := $(abspath $(MAXIM_PATH)/Libraries) +CMSIS_ROOT := $(LIBS_DIR)/CMSIS + +# One final UC/LC check in case user set TARGET in project.mk +TARGET_UC := $(subst m,M,$(subst a,A,$(subst x,X,$(TARGET)))) +TARGET_LC := $(subst M,m,$(subst A,a,$(subst X,x,$(TARGET)))) + +export TARGET +export TARGET_UC +export TARGET_LC +export CMSIS_ROOT +# TODO: Remove dependency on exports for these variables. + +# ******************************************************************************* +# Set up search paths, and auto-detect all source code on those paths. + +# The following paths are searched by default, where "./" is the project directory. +# ./ +# |- *.h +# |- *.c +# |-include (optional) +# |- *.h +# |-src (optional) +# |- *.c + +# Configuration Variables: +# - VPATH : Tell this Makefile to search additional locations for source (.c) files. +# You should use the "+=" operator with this option. +# Ex: VPATH += your/new/path +# - IPATH : Tell this Makefile to search additional locations for header (.h) files. +# You should use the "+=" operator with this option. +# Ex: VPATH += your/new/path +# - SRCS : Tell this Makefile to explicitly add a source (.c) file to the build. +# This is really only useful if you want to add a source file that isn't +# on any VPATH, in which case you can add the full path to the file here. +# You should use the "+=" operator with this option. +# Ex: SRCS += your/specific/source/file.c +# - AUTOSEARCH : Set whether this Makefile should automatically detect .c files on +# VPATH and add them to the build. This is enabled by default. Set +# to 0 to disable. If autosearch is disabled, source files must be +# manually added to SRCS. +# Ex: AUTOSEARCH = 0 + + +# Where to find source files for this project. +VPATH += . +VPATH += src +VPATH := $(VPATH) + +# Where to find header files for this project +IPATH += . +IPATH += include +IPATH := $(IPATH) + +AUTOSEARCH ?= 1 +ifeq ($(AUTOSEARCH), 1) +# Auto-detect all C/C++ source files on VPATH +SRCS += $(wildcard $(addsuffix /*.c, $(VPATH))) +SRCS += $(wildcard $(addsuffix /*.cpp, $(VPATH))) +endif + +# Collapse SRCS before passing them on to the next stage +SRCS := $(SRCS) + +# ******************************************************************************* +# Set the output filename + +# Configuration Variables: +# - PROJECT : Override the default output filename. Ex: PROJECT=MyProject + + +# The default value creates a file named after the target micro. Ex: MAX78000.elf +PROJECT ?= $(TARGET_LC) + +# ******************************************************************************* +# Compiler options + +# Configuration Variables: +# - DEBUG : Set DEBUG=1 to build explicitly for debugging. This adds some additional +# symbols and sets -Og as the default optimization level. +# - MXC_OPTIMIZE_CFLAGS : Override the default compiler optimization level. +# Ex: MXC_OPTIMIZE_CFLAGS = -O2 +# - PROJ_CFLAGS : Add additional compiler flags to the build. +# You should use the "+=" operator with this option. +# Ex: PROJ_CFLAGS += -Wextra +# - MFLOAT_ABI : Set the floating point acceleration level. +# The only options are "hard", "soft", or "softfp". +# Ex: MFLOAT_ABI = hard +# - LINKERFILE : Override the default linkerfile. +# Ex: LINKERFILE = customlinkerfile.ld +# - LINKERPATH : Override the default search location for $(LINKERFILE) +# The default search location is $(CMSIS_ROOT)/Device/Maxim/$(TARGET_UC)/Source/GCC +# If $(LINKERFILE) cannot be found at this path, then the root project +# directory will be used as a fallback. + +# Select 'GCC' or 'IAR' compiler +ifeq "$(COMPILER)" "" +COMPILER := GCC +endif + +# Set default compiler optimization levels +ifeq "$(MAKECMDGOALS)" "release" +# Default optimization level for "release" builds (make release) +MXC_OPTIMIZE_CFLAGS ?= -O2 +DEBUG = 0 +endif + +ifeq ($(DEBUG),1) +# Optimizes for debugging as recommended +# by GNU for code-edit-debug cycles +# https://gcc.gnu.org/onlinedocs/gcc/Optimize-Options.html#Optimize-Options +MXC_OPTIMIZE_CFLAGS := -Og +endif + +# Default level if not building for release or explicitly for debug +MXC_OPTIMIZE_CFLAGS ?= -O2 + +# Set compiler flags +PROJ_CFLAGS += -Wall # Enable warnings +PROJ_CFLAGS += -DMXC_ASSERT_ENABLE + +# Set hardware floating point acceleration. +# Options are: +# - hard +# - soft +# - softfp (default if MFLOAT_ABI is not set) +MFLOAT_ABI ?= softfp +# MFLOAT_ABI must be exported to other Makefiles +export MFLOAT_ABI + +# This path contains system-level intialization files for the target micro. Add to the build. +VPATH += $(CMSIS_ROOT)/Device/Maxim/$(TARGET_UC)/Source + +# ******************************************************************************* +# Secure Boot Tools (SBT) + +# This section integrates the Secure Boot Tools. It's intended for use with +# microcontrollers that have a secure bootloader. + +# Enabling SBT integration will add some special rules, such as "make sla", "make scpa", etc. + +# Configuration variables: +# SBT : Toggle SBT integration. Set to 1 to enable, or 0 +# to disable +# MAXIM_SBT_DIR : Specify the location of the SBT tool binaries. This defaults to +# Tools/SBT in the MaximSDK. The standalone SBT installer will override +# this via an environment variable. +# TARGET_SEC : Specify the part number to be passed into the SBT. This should match +# the secure variant part #. The default value will depend on TARGET. +# For example, TARGET=MAX32650 will result in TARGET_SEC=MAX32651, and +# the default selection happens in Tools/SBT/SBT-config. +# However, if there are multiple secure part #s for the target +# microcontroller this variable may need to be changed. + +SBT ?= 0 +ifeq ($(SBT), 1) +MAXIM_SBT_DIR ?= $(MAXIM_PATH)/Tools/SBT +MAXIM_SBT_DIR := $(subst \,/,$(MAXIM_SBT_DIR)) +# ^ Must sanitize path for \ on Windows, since this may come from an environment +# variable. + +export MAXIM_SBT_DIR # SBTs must have this environment variable defined to work + +# SBT-config.mk and SBT-rules.mk are included further down this Makefile. + +endif # SBT + +# ******************************************************************************* +# Default goal selection. This section allows you to override the default goal +# that will run if no targets are specified on the command-line. +# (ie. just running 'make' instead of 'make all') + +# Configuration variables: +# .DEFAULT_GOAL : Set the default goal if no targets were specified on the +# command-line +# ** "override" must be used with this variable. ** +# Ex: "override .DEFAULT_GOAL = mygoal" + +ifeq "$(.DEFAULT_GOAL)" "" +ifeq ($(SBT),1) +override .DEFAULT_GOAL := sla +else +override .DEFAULT_GOAL := all +endif +endif + +# Developer note: 'override' is used above for legacy Makefile compatibility. +# gcc.mk/gcc_riscv.mk need to hard-set 'all' internally, so this new system +# uses 'override' to come in over the top without breaking old projects. + +# It's also necessary to explicitly set MAKECMDGOALS... +ifeq "$(MAKECMDGOALS)" "" +MAKECMDGOALS:=$(.DEFAULT_GOAL) +endif + +# Enable colors when --sync-output is used. +# See https://www.gnu.org/software/make/manual/make.html#Terminal-Output (section 13.2) +ifneq ($(MAKE_TERMOUT),) +PROJ_CFLAGS += -fdiagnostics-color=always +endif + +ifneq ($(FORCE_COLOR),) +PROJ_CFLAGS += -fdiagnostics-color=always +endif + +# ******************************************************************************* +# Include SBT config. We need to do this here because it needs to know +# the current MAKECMDGOAL. +ifeq ($(SBT),1) +include $(MAXIM_PATH)/Tools/SBT/SBT-config.mk +endif + +# ******************************************************************************* +# Libraries + +# This section offers "toggle switches" to include or exclude the libraries that +# are available in the MaximSDK. Set a configuration variable to 1 to include the +# library in the build, or 0 to exclude. + +# Each library may also have its own library specific configuration variables. See +# Libraries/libs.mk for more details. + +# Configuration variables: +# - LIB_BOARD : Include the Board-Support Package (BSP) library. (Enabled by default) +# - LIB_PERIPHDRIVERS : Include the peripheral driver library. (Enabled by default) +# - LIB_CMSIS_DSP : Include the CMSIS-DSP library. +# - LIB_CORDIO : Include the Cordio BLE library +# - LIB_FCL : Include the Free Cryptographic Library (FCL) +# - LIB_FREERTOS : Include the FreeRTOS and FreeRTOS-Plus-CLI libraries +# - LIB_LC3 : Include the Low Complexity Communication Codec (LC3) library +# - LIB_LITTLEFS : Include the "little file system" (littleFS) library +# - LIB_LWIP : Include the lwIP library +# - LIB_MAXUSB : Include the MAXUSB library +# - LIB_SDHC : Include the SDHC library + +include $(LIBS_DIR)/libs.mk + + +# ******************************************************************************* +# Rules + +# Include the rules for building for this target. All other makefiles should be +# included before this one. +include $(CMSIS_ROOT)/Device/Maxim/$(TARGET_UC)/Source/$(COMPILER)/$(TARGET_LC).mk + +# Include the rules that integrate the SBTs. SBTs are a special case that must be +# include after the core gcc rules to extend them. +ifeq ($(SBT), 1) +include $(MAXIM_PATH)/Tools/SBT/SBT-rules.mk +endif + + +# Get .DEFAULT_GOAL working. +ifeq "$(MAKECMDGOALS)" "" +MAKECMDGOALS:=$(.DEFAULT_GOAL) +endif + + +all: +# Extend the functionality of the "all" recipe here + $(PREFIX)-size --format=berkeley $(BUILD_DIR)/$(PROJECT).elf + +libclean: + $(MAKE) -f ${PERIPH_DRIVER_DIR}/periphdriver.mk clean.periph + +clean: +# Extend the functionality of the "clean" recipe here + +# The rule to clean out all the build products. +distclean: clean libclean diff --git a/Examples/MAX78000/CNN/spectrumsense_unet-demo/README.md b/Examples/MAX78000/CNN/spectrumsense_unet-demo/README.md new file mode 100644 index 00000000000..dd3d2ae6702 --- /dev/null +++ b/Examples/MAX78000/CNN/spectrumsense_unet-demo/README.md @@ -0,0 +1,83 @@ +# RF Spectrum Sensing Demo + +Description +----------- + +This demo shows a UNet network with 352x352 resolution input, trained to segment +image data into 3 categories: + +- 4G Signals +- 5G Signals +- Noise/Other + +The model was inspired by the Mathworks tutorial [Spectrum Sensing with Deep Learning to Identify 5G and LTE Signals](https://www.mathworks.com/help/comm/ug/spectrum-sensing-with-deep-learning-to-identify-5g-and-lte-signals.html). +This demo did not utilize the model developed by Mathworks, however leveraged +the data synthesis approach for generating training data for use directly with +the Ai8x tools. + + +## Software + +### Project Usage + +Universal instructions on building, flashing, and debugging this project can be found in the **[MSDK User Guide](https://analogdevicesinc.github.io/msdk/USERGUIDE/)**. + +### Project-Specific Build Notes + +All input data is sourced from the PC, as well as results provided via the +SerialLoader Python script. The Camera and display are not used for this +demonstration. + +The demo supports both the EvKit and FTHR form factor MAX78000 boards. + +**Note: If you are using Eclipse, please also make sure to change the value of Board environment variable to "FTHR_RevA by:** + +*right click project name > Properties > C/C++ Build > Environment > Board"* + + + + +### Load firmware image to MAX78000 EVKIT or Feather Board + +#### EVKIT: + +- Connect USB cable to CN1 (USB/PWR) and turn ON power switch (SW1). + +- Connect PICO adapter to JH5 SWD header. + +#### Feather Board: + +- Connect USB cable to CN1 USB connector. + +If you are using Windows, load the firmware image with OpenOCD in a MinGW shell: + +```bash +openocd -s $MAXIM_PATH/Tools/OpenOCD/scripts -f interface/cmsis-dap.cfg -f target/max78000.cfg -c "program build/MAX78000.elf reset exit" +``` + +If using Linux, perform this step: + +```bash +./openocd -f tcl/interface/cmsis-dap.cfg -f tcl/target/max78000.cfg -c "program build/MAX78000.elf verify reset exit" +``` + +### Running Demo + +The application runs with the offline sample data only. Run the SerialLoader.py +script to transfer an image. + +For example: `$ python SerialLoader.py -c COM6 -b 115200 -i LTE_frame_12.png -o CNNout.txt` + +Check the [README](Utility/README.md) in the `Utility` folder for instructions on how to send serial images. + +**Note:** It takes some time to get the data between the host and board. Track the +progress in the Python script's terminal output. + + + + + + +### References + +https://github.com/MaximIntegratedAI/MaximAI_Documentation \ No newline at end of file diff --git a/Examples/MAX78000/CNN/spectrumsense_unet-demo/Resources/eclipse_board.png b/Examples/MAX78000/CNN/spectrumsense_unet-demo/Resources/eclipse_board.png new file mode 100644 index 0000000000000000000000000000000000000000..9b2eaeb0021aee56189c411642776f5455977818 GIT binary patch literal 72330 zcmdSB2UL^Y(=W`s>QJjpdFo*(gd>Z(E&Q?a- zo{Wsa@96(OLGxRtWMrgN*~j8)Zw%H5l)Dc{-G{M+r~7laSPL(7w#Q3$2cJ&fG;-aG zcuwqqytr%i?yl0gH=&-5o|}(~)=!UXd9Q!dnr5P1i!};g){2pQ@3a{i$bXVlpYr9Q zWqZ*VEceCh#%DB=M+$Y6lF4_Cv>TroC0r+;pTgCuJ3#8nS2Ub7oivAW4(Kmw*=W_l z{1r|01O%xHZh)y8c0UJD415}jE`g602z+ipPyPPo5$x>mUmE`Jk317E{(k2v{-@RS z8}S)#BHmmP+cjP{7`pLhZZEB7ZD`}(ykOlydCc|-xq(&3WHp?Be&-YX%tpXT<$emqp{&Eh9E!>xJ5_t1!%gP>dU!-O_c6dPg}fk}wjRwA~G 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zgE!(AQ-AmEpK%0C5$|}D7V3k)Z)mW&zLK{v3ljyryORw;$kWxH(!$ORcw#v+5gS-q zvWZu62fCR3@l@I`@b~F?^vEH!;^Ay7__b>C2%g)qO{>r#RY=#4ln!lLk&j3&D1y-D zWMdi^J)*E6_x!oPim`Rz7fj0w3(z|Ip))Ad2R}X!m{TWzAo0-7%gNFbombqLZNdIU z*Rk)uWeAh=nq3qB`i2HQtf~?`RSzD>8UA+l3b8FUB>}g^rbw2uOEeN=qtJdtc&H}* z=FNW-ck6{;42zA9WNim4V=XP{#4qDN5|eLjO!P1x=7}FW68yQ@8JePq_M!#z*xT-1 z+RHA4MjhqlzvL~*Qpf*bb^Is!vB?BT$>xkjDGCRTS<_SD|7!ggvP(1y7G)#(__3oT zohXY%tSBsa2mB1i8$0=Vu`L*_bO$Z`JIl5jbKtTxvM^LANQUhoeMN;jnT;DgjNDFS zwKLa8Y*891%8l}JRL0CjE0;NWw?G#%*i&49ySnfN1?RoN{o%h z$kCege`e;Pi-qv~)*jCBV@CRVx{4$M{oU|0fM?IH?IMN=6=>n#zjwF0qcsW1*UPnS zE0?Yv+h)v87XztNCnRvN@$+&+2w7b0E%8!94CUUvyONoF$qa+Sdy>Fl9y@ZV=)zMX zBf<%FKyq`mX6FT+*7itK8vDk#fnC2Eu zm{AMA=>1=*8;GAwgW-ul@c)HBZ^1mgR5KT7;eY(-5ov})w3Z1B=o5mmY*<&^+QSKk zUw?fr8OSeKX-rfkuFk;ES1prWG>#lPfTB5!z~<><@8|7?XNdy+#1F^d`Tj58bW`~g z2yl2$m*z_f7HQ5vn-dqz!~$YxcIKRlid!7XPMED~lVSc}b9SfC}medRXiQ~t7 z+?~*_&a2Vu_}3K|!HfjU7U$brL;!2^BI&N4x%yj{VS6cwyqUI>MN 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horizontally') + sys.exit() + +# Load image from command line +file = sys.argv[1] +img = Image.open(file) +imgname = file + +# Info +print(f" Name: {imgname} \n Size: {img.size} \n Format: {img.format}") +# print(f" Mode: {img.mode} \n Info: {img.info}\n") + +if img.format != 'BMP': + print('Converted to BMP') + img.save("temp.bmp", "BMP") + img = Image.open("temp.bmp") + +if img.mode != 'RGB': + print('Error: Input file mode should be 24bit RGB') + sys.exit() + +for arg in sys.argv: + # Rotation needed? + if arg == '-r': + img = img.rotate(90) + print('Image rotated') + + # Scale needed? + if arg == '-s': + print('Image resized to (320,240)') + img = img.resize((320, 240)) + + # Flip needed? + if arg == '-f': + img = ImageOps.flip(img) + print('Image flipped') + + # Mirror needed? + if arg == '-m': + img = ImageOps.mirror(img) + print('Image mirrored') + +# Make sure dimension is even +img = img.resize((2*(img.size[0]//2), 2*(img.size[1]//2))) + +print(f'Processing {img.size} image') +img.save("temp.bmp", "BMP") + +if (img.size[0] > 320 or img.size[1] > 240): + print(f'Error: image size cannot be greater than 320x240: use -s to rescale') + sys.exit() + +# Read image data +imgdata = list(img.getdata()) + +# Open the template +templatefile = open("template.txt", "r") +template = Template(templatefile.read()) + +# Build the template parameter list +data = {} +data['imgname'] = imgname +data['imgnamecaps'] = imgname.upper() +data['imglen'] = 2*img.size[0] * img.size[1] + 4 # width and height +data['imgsize'] = \ + ''.join([' 0x%.2X, 0x%.2X, 0x%.2X, 0x%.2X, // size: (%d, %d)' % ( + img.size[0] & 0xFF, + img.size[0] >> 8 & 0xFF, + img.size[1] & 0xFF, + img.size[1] >> 8 & 0xFF, + img.size[0], + img.size[1], + )]) +data['imgdata'] = ',\n\t'.join([', '.join(['0x%.2X, 0x%.2X' % (to565(x) + & 0xFF, to565(x) >> 8 & 0xFF) for x in + imgdata[y:y + ROWSIZE]]) for y in + range(0, len(imgdata), ROWSIZE)]) + +# Open the the text file +outputfile = open("image_rgb565" + ".c", "w") + +outputfile.write(template.substitute(data)) +outputfile.close() + +# Save the resized image +img.save("out.bmp") diff --git a/Examples/MAX78000/CNN/spectrumsense_unet-demo/TFT/fthr/bmp/img_1.bmp b/Examples/MAX78000/CNN/spectrumsense_unet-demo/TFT/fthr/bmp/img_1.bmp new file mode 100644 index 0000000000000000000000000000000000000000..d1c97dc225e9e0b1736908807da5833a03615945 GIT binary patch literal 230454 zcmeFa2fSxlRp-lmoHrsgP3N35jesBm0sN&cmDDI$rE4W|B~^V*UTPuPPs;( zGy7QAoYCj_I=7QZntSIObMBnu*Kr9Pmp~-Yg@)3AsDUNvz)JUH;I5(ag(r?lr+~NH zV%SJdW66o*x;rj`;}Up<;`g}Xj!WRU1eyc}z3tKduImk7HvYG9emwE5NMP>R^X85_ z{~KS&Cnm2v2^`1ow}OIKihe=s8~{7^yx#E_`a&(*Lg7~1WA6QgDQVa&M{rY_~d@4O0Ra=uC3SC;@^VV!-&;TMLF8_X~X zbX+aaYu*z)HXz5b4!={l1=aSpEKzC=)AR*ry!M0(gJp1yPd_gFmzM-yarhl(y8n_N z?OOveP!{Co9@vtW|NVMbb-06|c8o25Jrt(`GCn;X`8bMSRwj2Gzb`9wyf9`0sGd4q z6yy!TJU;2UK zIDTIt_ziMF%{*TPs>W|nEEwiGR=_+2fR3CYC?vMPICJ4+L6xxrUk~viL>NhqN7OI5 z@x0>j3&StD(EfQD2y*)-UCae|i|h0%F&iZ8DD5DEN+?xSc9YvTChKZyiharo^R&p(MkUQYA@1*q(wd`TZy2fU!E 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(now owned by + * Analog Devices, Inc.), + * Copyright (C) 2023-5 Analog Devices, Inc. + * + * Licensed under the Apache License, Version 2.0 (the "License"); + * you may not use this file except in compliance with the License. + * You may obtain a copy of the License at + * + * http://www.apache.org/licenses/LICENSE-2.0 + * + * Unless required by applicable law or agreed to in writing, software + * distributed under the License is distributed on an "AS IS" BASIS, + * WITHOUT WARRANTIES OR CONDITIONS OF ANY KIND, either express or implied. + * See the License for the specific language governing permissions and + * limitations under the License. + * + ******************************************************************************/ +__attribute__((section(".bin_storage_img"))) __attribute__((__used__)) __attribute__((aligned(2))) +const unsigned char logo_rgb565[4036] = { // 85x24x2 + 4(header) + 0x54, 0x00, 0x18, 0x00, // size: (84, 24), + 0x49, 0x42, 0x66, 0x21, 0x87, 0x29, 0x87, 0x29, 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z;Y#%edErAaRK(5}04=D|`mBG`2akK>kT(t>9-MlX+qt> 1 + if k == 2: + img_resize1[i, j, k] = i >> 1 +else: + img_resize1 = img_resize + +# fold the image +folded_img = fold_image(img_resize1, 4) +folded_img = np.transpose(folded_img, (2, 0, 1)) + +# send the folded image to device and save the received result to output_filename +print(folded_img.min(), folded_img.max()) + +send_image_receive_output(ser, folded_img, output_filename) # send image and receive CNN output + +# read from output_filename and create the predicted map +colors = read_output_from_txtfile(output_filename) + +f, ax = plt.subplots(1, 2, figsize=(12, 4)) +ax[0].imshow(img_resize1) +ax[1].imshow(colors) + +#Noise is black, LTE is Green, 5G is blue +handles = [mpatches.Patch(color='black', label='Noise/Other'), + mpatches.Patch(color='#00FF00', label='4G/LTE'), + mpatches.Patch(color='#0000FF', label='5G/NR')] +f.legend(handles=handles, loc=7) +plt.show() diff --git a/Examples/MAX78000/CNN/spectrumsense_unet-demo/Utility/utils.py b/Examples/MAX78000/CNN/spectrumsense_unet-demo/Utility/utils.py new file mode 100644 index 00000000000..0fc31899f20 --- /dev/null +++ b/Examples/MAX78000/CNN/spectrumsense_unet-demo/Utility/utils.py @@ -0,0 +1,245 @@ +############################################################################### + # + # Copyright (C) 2022-2023 Maxim Integrated Products, Inc. (now owned by + # Analog Devices, Inc.), + # Copyright (C) 2023-2025 Analog Devices, Inc. + # + # Licensed under the Apache License, Version 2.0 (the "License"); + # you may not use this file except in compliance with the License. + # You may obtain a copy of the License at + # + # http://www.apache.org/licenses/LICENSE-2.0 + # + # Unless required by applicable law or agreed to in writing, software + # distributed under the License is distributed on an "AS IS" BASIS, + # WITHOUT WARRANTIES OR CONDITIONS OF ANY KIND, either express or implied. + # See the License for the specific language governing permissions and + # limitations under the License. + # + ############################################################################## +import numpy as np +import crc8 +import serial +import time + + +def get_indata(data_path): + with open(data_path, 'r') as f: + data = f.readlines() + buf = [] + cnt = 0 + for line in data: + splitted_line = line.split(',') + for el in splitted_line: + el = el.replace(" ", "") + if el.startswith('0x'): + buf[-1].append(el[:10]) + elif el.startswith('#define'): + buf.append([]) + return buf + + +def get_outdata(data_path): + segment_len_idx = 3 + segment_len = 0 + segment = [] + segment_list = [] + + with open(data_path) as f: + while True: + line = f.readline() + if not line: + segment_list.append(segment) + segment = [] + break + if line[0] != "#" and line[0] != "}": + tmp = line[0 : len(line) - 1].rstrip() # remove EOL +# tmp = tmp.replace("0x", "").replace(" ", "") # remove 0x + tmp = tmp.replace(" ", "") + tmp = tmp.rstrip(", \\") # remove \ + tmp_list = tmp.rstrip(" \\").split(",") # remove , at the end of line + + while tmp_list: + if segment_len == 0: + if len(tmp_list) >= segment_len_idx: + segment_len = int(tmp_list[segment_len_idx - 1], 16) + tmp_list = tmp_list[segment_len_idx:] + segment_len_idx = 3 + segment_list.append(segment) + segment = [] + else: + segment_len_idx -= len(tmp_list) + tmp_list = [] + + if segment_len >= len(tmp_list): + segment.extend(tmp_list) + segment_len -= len(tmp_list) + tmp_list = [] + else: + segment.extend(tmp_list[:segment_len]) + tmp_list = tmp_list[segment_len:] + segment_len = 0 + + out_data = segment_list[1:] + return out_data + + +def read_from_hex_list(buf, num_blocks, image_dim): + inp = -1 * np.ones((4*num_blocks, image_dim, image_dim)) + idx = 0 + for x in range(image_dim): + for y in range(image_dim): + ind = image_dim*x + y + for i in range(num_blocks): + for j in range(4): + jj = 3-j + if jj != 3: + inp[i*4+j][x][y] = int(buf[i][ind][-8+(2*jj):-6+(2*jj)], 16) + else: + inp[i*4+j][x][y] = int(buf[i][ind][-2:], 16) + return inp + + +def create_color_map(unfolded_inp, im_size): + out_vals = np.argmax(unfolded_inp[:, :, :], axis=0) + colors = np.zeros((im_size, im_size, 3), dtype=np.uint8) + + for ii, row in enumerate(out_vals): + for j, val in enumerate(row): + if val != 0: + colors[ii, j, val] = 255 + + return colors + + +def fold_image(inp, fold_ratio): + img_folded = None + for i in range(fold_ratio): + for j in range(fold_ratio): + if img_folded is not None: + img_folded = np.concatenate((img_folded, inp[i::fold_ratio, j::fold_ratio, :]), axis=2) + else: + img_folded = inp[i::fold_ratio, j::fold_ratio, :] + + return img_folded + + +def unfold_image(inp, fold_ratio, num_channels): + if fold_ratio == 1: + return inp + dec0_u = np.zeros((num_channels, inp.shape[1]*fold_ratio, inp.shape[2]*fold_ratio)) + for i in range(fold_ratio): + for j in range(fold_ratio): + dec0_u[:, i::fold_ratio, j::fold_ratio] = inp[num_channels*(i*fold_ratio + j):num_channels*(i*fold_ratio + j + 1), :, :] + return dec0_u + + +def read_output_from_txtfile(file_name): + with open(file_name, 'r') as f: + out = f.readlines() + + buf = [] + for i in range(len(out)): + buf.append([]) + buf[-1].extend(out[i].split(',')[:-1]) + + output = buf + im_size = 88 + output = read_from_hex_list(output, 12, im_size) + output = output.astype(np.int8) + unfolded_inp = unfold_image(output, 4, 3) + im_size = 352 + colors = create_color_map(unfolded_inp, im_size) + return colors + + +def send_image_receive_output(ser, folded_image, output_filename): + cnt = 0 + print('Please reset the device!') + if (folded_image is None): + print("image is captured from camera, result is displayed here!") + else: + while True: + rx = ser.readline() + rrx = rx[0:len(rx)-1].decode(errors="ignore") + if rrx == "": + continue + print(f"\r\n>> {rrx}") + if rrx.startswith("READY"): + break + + for i_seg in range(12): + current_segment = folded_image[i_seg*4:(i_seg+1)*4, :, :] - 128 + # print(current_segment.min(), current_segment.max()) + tmplst = [] + for i in range(current_segment.shape[1]): + for j in range(current_segment.shape[2]): + hex_arr = '' + for ch in range(4): + jj = 3 - ch + hex_curr = hex(current_segment[jj, i, j])[2:] + if len(hex_curr) == 1: + hex_curr = '0' + hex_curr + hex_arr = ' '.join([hex_arr, hex_curr]) + + tmplst.append(hex_arr[1:]) + + for b in tmplst: + # send 4 bytes + bb=bytes.fromhex(b) + ser.write(bb) + + # send crc8 + hash = crc8.crc8() + hash.update(bb) + crc=hash.digest() + ser.write(crc) + + cnt += 1 + + # reading = ser.readline() + print(f'\r{(100*cnt)//92928}%',end="") + #time.sleep(0.001) + + time.sleep(0.1) + + print('\nWaiting for CNN Output from MAX78000 board') + while True: + ser.timeout = 0.1 + #rx = bytearray() + #rx = ser.read(1) + #print(f">> {rx}") + rx = ser.readline() + if len(rx) > 0: + rrx = rx[0:len(rx)-1].decode(errors="ignore") + print(f">> {rrx}") + + if "SENDING_OUTPUT" in rrx: + break + + rx_list = [] + print('\nGetting CNN Output\n') + while len(rx_list) < 12: + ser.timeout = 0.1 + rx = bytearray() + while len(rx) < (4*88*88): + temp = ser.read() + if temp: + rx.append(temp[0]) + rx_list.append(rx) + print(f'\r{len(rx_list)}/12',end="") + + ser.close() + + print(f'\nSaving to the {output_filename}') + + with open(output_filename, "w") as f: + for rx in rx_list: + for i in range(len(rx)//4): + tmp = rx[4*i:(4*i+4)] + hex_num = '0x' + ''.join(format(x, '02x') for x in tmp[::-1]) + f.write(hex_num + ',') + f.write('\n') + + print('Output saved.') + diff --git a/Examples/MAX78000/CNN/spectrumsense_unet-demo/cnn.c b/Examples/MAX78000/CNN/spectrumsense_unet-demo/cnn.c new file mode 100644 index 00000000000..635adfd2692 --- /dev/null +++ b/Examples/MAX78000/CNN/spectrumsense_unet-demo/cnn.c @@ -0,0 +1,1241 @@ +/****************************************************************************** + * + * Copyright (C) 2022-2023 Maxim Integrated Products, Inc. (now owned by + * Analog Devices, Inc.), + * Copyright (C) 2023-2025 Analog Devices, Inc. + * + * Licensed under the Apache License, Version 2.0 (the "License"); + * you may not use this file except in compliance with the License. + * You may obtain a copy of the License at + * + * http://www.apache.org/licenses/LICENSE-2.0 + * + * Unless required by applicable law or agreed to in writing, software + * distributed under the License is distributed on an "AS IS" BASIS, + * WITHOUT WARRANTIES OR CONDITIONS OF ANY KIND, either express or implied. + * See the License for the specific language governing permissions and + * limitations under the License. + * + ******************************************************************************/ + +// ACRFUNet +// This file was @generated by ai8xize.py --verbose --test-dir AC --prefix ACRFUNet --checkpoint-file pq_qat_best_rfsegment_s352_c2.pth.tar --config-file networks/aisegmentrf-unet-large-fakept.yaml --device MAX78000 --compact-data --mexpress --display-checkpoint --sample-input sample_rfsegment_s352_c2.npy --overlap-data --mlator --no-unload + +// DO NOT EDIT - regenerate this file instead! + +// Configuring 19 layers +// Input data: HWC +// Layer 0: 48x88x88, no pooling, conv2d with kernel size 1x1, stride 1/1, pad 0/0, ReLU, 64x88x88 output +// Layer 1: 64x88x88, no pooling, conv2d with kernel size 1x1, stride 1/1, pad 0/0, ReLU, 64x88x88 output +// Layer 2: 64x88x88, no pooling, conv2d with kernel size 1x1, stride 1/1, pad 0/0, ReLU, 32x88x88 output +// Layer 3: 32x88x88, no pooling, conv2d with kernel size 3x3, stride 1/1, pad 1/1, ReLU, 8x88x88 output +// Layer 4: 8x88x88, max pool 2x2 with stride 2/2, conv2d with kernel size 3x3, stride 1/1, pad 1/1, ReLU, 28x44x44 output +// Layer 5: 28x44x44, max pool 2x2 with stride 2/2, conv2d with kernel size 3x3, stride 1/1, pad 1/1, ReLU, 56x22x22 output +// Layer 6: 56x22x22, max pool 2x2 with stride 2/2, conv2d with kernel size 3x3, stride 1/1, pad 1/1, ReLU, 112x11x11 output +// Layer 7: 56x22x22, no pooling, conv2d with kernel size 1x1, stride 1/1, pad 0/0, no activation, 56x22x22 output +// Layer 8: 112x11x11, no pooling, convtranspose2d with kernel size 3x3, stride 2/2, pad 1/1, no activation, 56x22x22 output +// Layer 9: 112x22x22, no pooling, conv2d with kernel size 3x3, stride 1/1, pad 1/1, ReLU, 56x22x22 output +// Layer 10: 56x22x22, no pooling, convtranspose2d with kernel size 3x3, stride 2/2, pad 1/1, no activation, 28x44x44 output +// Layer 11: 56x44x44, no pooling, conv2d with kernel size 3x3, stride 1/1, pad 1/1, ReLU, 28x44x44 output +// Layer 12: 28x44x44, no pooling, convtranspose2d with kernel size 3x3, stride 2/2, pad 1/1, no activation, 8x88x88 output +// Layer 13: 16x88x88, no pooling, conv2d with kernel size 3x3, stride 1/1, pad 1/1, ReLU, 48x88x88 output +// Layer 14: 48x88x88, no pooling, conv2d with kernel size 3x3, stride 1/1, pad 1/1, ReLU, 64x88x88 output +// Layer 15: 64x88x88, no pooling, conv2d with kernel size 1x1, stride 1/1, pad 0/0, ReLU, 64x88x88 output +// Layer 16: 64x88x88, no pooling, conv2d with kernel size 1x1, stride 1/1, pad 0/0, ReLU, 64x88x88 output +// Layer 17: 64x88x88, no pooling, conv2d with kernel size 1x1, stride 1/1, pad 0/0, no activation, 64x88x88 output +// Layer 18: 64x88x88, no pooling, conv2d with kernel size 1x1, stride 1/1, pad 0/0, no activation, 48x88x88 output + +#include +#include +#include +#include +#include "mxc.h" +#include "gcfr_regs.h" +#include "cnn.h" +#include "weights.h" + +void CNN_ISR(void) +{ + // Acknowledge interrupt to all quadrants + *((volatile uint32_t *)0x50100000) &= ~((1 << 12) | 1); + *((volatile uint32_t *)0x50500000) &= ~((1 << 12) | 1); + *((volatile uint32_t *)0x50900000) &= ~((1 << 12) | 1); + *((volatile uint32_t *)0x50d00000) &= ~((1 << 12) | 1); + + CNN_COMPLETE; // Signal that processing is complete +#ifdef CNN_INFERENCE_TIMER + cnn_time = MXC_TMR_SW_Stop(CNN_INFERENCE_TIMER); +#else + cnn_time = 1; +#endif +} + +int cnn_continue(void) +{ + cnn_time = 0; + + *((volatile uint32_t *)0x50100000) |= 1; // Re-enable quadrant 0 + + return CNN_OK; +} + +int cnn_stop(void) +{ + *((volatile uint32_t *)0x50100000) &= ~1; // Disable quadrant 0 + + return CNN_OK; +} + +void memcpy32(uint32_t *dst, const uint32_t *src, int n) +{ + while (n-- > 0) { + *dst++ = *src++; + } +} + +static const uint32_t kernels[] = KERNELS; + +int cnn_load_weights(void) +{ + uint32_t len; + volatile uint32_t *addr; + const uint32_t *ptr = kernels; + + while ((addr = (volatile uint32_t *)*ptr++) != 0) { + *((volatile uint8_t *)((uint32_t)addr | 1)) = 0x01; // Set address + len = *ptr++; + while (len-- > 0) *addr++ = *ptr++; + } + + return CNN_OK; +} + +static const uint8_t bias_0[] = BIAS_0; +static const uint8_t bias_1[] = BIAS_1; +static const uint8_t bias_2[] = BIAS_2; +static const uint8_t bias_3[] = BIAS_3; + +static void memcpy_8to32(uint32_t *dst, const uint8_t *src, int n) +{ + while (n-- > 0) { + *dst++ = *src++; + } +} + +int cnn_load_bias(void) +{ + memcpy_8to32((uint32_t *)0x50108000, bias_0, sizeof(uint8_t) * 216); + memcpy_8to32((uint32_t *)0x50508000, bias_1, sizeof(uint8_t) * 220); + memcpy_8to32((uint32_t *)0x50908000, bias_2, sizeof(uint8_t) * 220); + memcpy_8to32((uint32_t *)0x50d08000, bias_3, sizeof(uint8_t) * 236); + + return CNN_OK; +} + +int cnn_init(void) +{ + *((volatile uint32_t *)0x50001000) = 0x00000000; // AON control + *((volatile uint32_t *)0x50100000) = 0x00100008; // Stop SM + *((volatile uint32_t *)0x50100004) = 0x0000040e; // SRAM control + *((volatile uint32_t *)0x50100008) = 0x00000012; // Layer count + *((volatile uint32_t *)0x50500000) = 0x00100008; // Stop SM + *((volatile uint32_t *)0x50500004) = 0x0000040e; // SRAM control + *((volatile uint32_t *)0x50500008) = 0x00000012; // Layer count + *((volatile uint32_t *)0x50900000) = 0x00100008; // Stop SM + *((volatile uint32_t *)0x50900004) = 0x0000040e; // SRAM control + *((volatile uint32_t *)0x50900008) = 0x00000012; // Layer count + *((volatile uint32_t *)0x50d00000) = 0x00100008; // Stop SM + *((volatile uint32_t *)0x50d00004) = 0x0000040e; // SRAM control + *((volatile uint32_t *)0x50d00008) = 0x00000012; // Layer count + + return CNN_OK; +} + +int cnn_configure(void) +{ + // Layer 0 quadrant 0 + *((volatile uint32_t *)0x50100010) = 0x00000057; // Rows + *((volatile uint32_t *)0x50100090) = 0x00000057; // Columns + *((volatile uint32_t *)0x50100310) = 0x00000180; // SRAM write ptr + *((volatile uint32_t *)0x50100390) = 0x00000001; // Write ptr time slot offs + *((volatile uint32_t *)0x50100410) = 0x00002000; // Write ptr mask offs + *((volatile uint32_t *)0x50100510) = 0x000001c0; // SRAM read ptr + *((volatile uint32_t *)0x50100590) = 0x00006b20; // Layer control + *((volatile uint32_t *)0x50100a10) = 0x0001f800; // Layer control 2 + *((volatile uint32_t *)0x50100610) = 0x0c600e58; // Mask offset and count + *((volatile uint32_t *)0x50100110) = 0x00000100; // 1D + *((volatile uint32_t *)0x50100790) = 0x00022000; // Post processing register + *((volatile uint32_t *)0x50100710) = 0xffffffff; // Mask and processor enables + + // Layer 0 quadrant 1 + *((volatile uint32_t *)0x50500010) = 0x00000057; // Rows + *((volatile uint32_t *)0x50500090) = 0x00000057; // Columns + *((volatile uint32_t *)0x50500310) = 0x00000180; // SRAM write ptr + *((volatile uint32_t *)0x50500390) = 0x00000001; // Write ptr time slot offs + *((volatile uint32_t *)0x50500410) = 0x00002000; // Write ptr mask offs + *((volatile uint32_t *)0x50500510) = 0x000001c0; // SRAM read ptr + *((volatile uint32_t *)0x50500590) = 0x00000b20; // Layer control + *((volatile uint32_t *)0x50500a10) = 0x0001f800; // Layer control 2 + *((volatile uint32_t *)0x50500610) = 0x0c600e58; // Mask offset and count + *((volatile uint32_t *)0x50500110) = 0x00000100; // 1D + *((volatile uint32_t *)0x50500790) = 0x00023000; // Post processing register + *((volatile uint32_t *)0x50500710) = 0xffffffff; // Mask and processor enables + + // Layer 0 quadrant 2 + *((volatile uint32_t *)0x50900010) = 0x00000057; // Rows + *((volatile uint32_t *)0x50900090) = 0x00000057; // Columns + *((volatile uint32_t *)0x50900310) = 0x00000180; // SRAM write ptr + *((volatile uint32_t *)0x50900390) = 0x00000001; // Write ptr time slot offs + *((volatile uint32_t *)0x50900410) = 0x00002000; // Write ptr mask offs + *((volatile uint32_t *)0x50900510) = 0x000001c0; // SRAM read ptr + *((volatile uint32_t *)0x50900590) = 0x00000b20; // Layer control + *((volatile uint32_t *)0x50900a10) = 0x0001f800; // Layer control 2 + *((volatile uint32_t *)0x50900610) = 0x0c600e58; // Mask offset and count + *((volatile uint32_t *)0x50900110) = 0x00000100; // 1D + *((volatile uint32_t *)0x50900790) = 0x00022000; // Post processing register + *((volatile uint32_t *)0x50900710) = 0xffffffff; // Mask and processor enables + + // Layer 0 quadrant 3 + *((volatile uint32_t *)0x50d00010) = 0x00000057; // Rows + *((volatile uint32_t *)0x50d00090) = 0x00000057; // Columns + *((volatile uint32_t *)0x50d00310) = 0x00000180; // SRAM write ptr + *((volatile uint32_t *)0x50d00390) = 0x00000001; // Write ptr time slot offs + *((volatile uint32_t *)0x50d00410) = 0x00002000; // Write ptr mask offs + *((volatile uint32_t *)0x50d00510) = 0x000001c0; // SRAM read ptr + *((volatile uint32_t *)0x50d00590) = 0x00000b20; // Layer control + *((volatile uint32_t *)0x50d00a10) = 0x0001f800; // Layer control 2 + *((volatile uint32_t *)0x50d00610) = 0x0c600e58; // Mask offset and count + *((volatile uint32_t *)0x50d00110) = 0x00000100; // 1D + *((volatile uint32_t *)0x50d00790) = 0x00022000; // Post processing register + + // Layer 1 quadrant 0 + *((volatile uint32_t *)0x50100014) = 0x00000057; // Rows + *((volatile uint32_t *)0x50100094) = 0x00000057; // Columns + *((volatile uint32_t *)0x50100314) = 0x00000100; // SRAM write ptr + *((volatile uint32_t *)0x50100394) = 0x00000001; // Write ptr time slot offs + *((volatile uint32_t *)0x50100414) = 0x00002000; // Write ptr mask offs + *((volatile uint32_t *)0x50100514) = 0x00000180; // SRAM read ptr + *((volatile uint32_t *)0x50100594) = 0x0000eb20; // Layer control + *((volatile uint32_t *)0x50100a14) = 0x0001f800; // Layer control 2 + *((volatile uint32_t *)0x50100614) = 0x000001f8; // Mask offset and count + *((volatile uint32_t *)0x50100114) = 0x00000100; // 1D + *((volatile uint32_t *)0x50100714) = 0xffffffff; // Mask and processor enables + + // Layer 1 quadrant 1 + *((volatile uint32_t *)0x50500014) = 0x00000057; // Rows + *((volatile uint32_t *)0x50500094) = 0x00000057; // Columns + *((volatile uint32_t *)0x50500314) = 0x00000100; // SRAM write ptr + *((volatile uint32_t *)0x50500394) = 0x00000001; // Write ptr time slot offs + *((volatile uint32_t *)0x50500414) = 0x00002000; // Write ptr mask offs + *((volatile uint32_t *)0x50500514) = 0x00000180; // SRAM read ptr + *((volatile uint32_t *)0x50500594) = 0x00000b20; // Layer control + *((volatile uint32_t *)0x50500a14) = 0x0001f800; // Layer control 2 + *((volatile uint32_t *)0x50500614) = 0x000001f8; // Mask offset and count + *((volatile uint32_t *)0x50500114) = 0x00000100; // 1D + *((volatile uint32_t *)0x50500714) = 0xffffffff; // Mask and processor enables + + // Layer 1 quadrant 2 + *((volatile uint32_t *)0x50900014) = 0x00000057; // Rows + *((volatile uint32_t *)0x50900094) = 0x00000057; // Columns + *((volatile uint32_t *)0x50900314) = 0x00000100; // SRAM write ptr + *((volatile uint32_t *)0x50900394) = 0x00000001; // Write ptr time slot offs + *((volatile uint32_t *)0x50900414) = 0x00002000; // Write ptr mask offs + *((volatile uint32_t *)0x50900514) = 0x00000180; // SRAM read ptr + *((volatile uint32_t *)0x50900594) = 0x00000b20; // Layer control + *((volatile uint32_t *)0x50900a14) = 0x0001f800; // Layer control 2 + *((volatile uint32_t *)0x50900614) = 0x000001f8; // Mask offset and count + *((volatile uint32_t *)0x50900114) = 0x00000100; // 1D + *((volatile uint32_t *)0x50900794) = 0x00001000; // Post processing register + *((volatile uint32_t *)0x50900714) = 0xffffffff; // Mask and processor enables + + // Layer 1 quadrant 3 + *((volatile uint32_t *)0x50d00014) = 0x00000057; // Rows + *((volatile uint32_t *)0x50d00094) = 0x00000057; // Columns + *((volatile uint32_t *)0x50d00314) = 0x00000100; // SRAM write ptr + *((volatile uint32_t *)0x50d00394) = 0x00000001; // Write ptr time slot offs + *((volatile uint32_t *)0x50d00414) = 0x00002000; // Write ptr mask offs + *((volatile uint32_t *)0x50d00514) = 0x00000180; // SRAM read ptr + *((volatile uint32_t *)0x50d00594) = 0x00000b20; // Layer control + *((volatile uint32_t *)0x50d00a14) = 0x0001f800; // Layer control 2 + *((volatile uint32_t *)0x50d00614) = 0x000001f8; // Mask offset and count + *((volatile uint32_t *)0x50d00114) = 0x00000100; // 1D + *((volatile uint32_t *)0x50d00714) = 0xffffffff; // Mask and processor enables + + // Layer 2 quadrant 0 + *((volatile uint32_t *)0x50100018) = 0x00000057; // Rows + *((volatile uint32_t *)0x50100098) = 0x00000057; // Columns + *((volatile uint32_t *)0x50100318) = 0x00000080; // SRAM write ptr + *((volatile uint32_t *)0x50100398) = 0x00000001; // Write ptr time slot offs + *((volatile uint32_t *)0x50100418) = 0x00002000; // Write ptr mask offs + *((volatile uint32_t *)0x50100518) = 0x00000100; // SRAM read ptr + *((volatile uint32_t *)0x50100598) = 0x0000eb20; // Layer control + *((volatile uint32_t *)0x50100a18) = 0x0000f800; // Layer control 2 + *((volatile uint32_t *)0x50100618) = 0x02400338; // Mask offset and count + *((volatile uint32_t *)0x50100118) = 0x00000100; // 1D + *((volatile uint32_t *)0x50100718) = 0xffffffff; // Mask and processor enables + + // Layer 2 quadrant 1 + *((volatile uint32_t *)0x50500018) = 0x00000057; // Rows + *((volatile uint32_t *)0x50500098) = 0x00000057; // Columns + *((volatile uint32_t *)0x50500318) = 0x00000080; // SRAM write ptr + *((volatile uint32_t *)0x50500398) = 0x00000001; // Write ptr time slot offs + *((volatile uint32_t *)0x50500418) = 0x00002000; // Write ptr mask offs + *((volatile uint32_t *)0x50500518) = 0x00000100; // SRAM read ptr + *((volatile uint32_t *)0x50500598) = 0x00000b20; // Layer control + *((volatile uint32_t *)0x50500a18) = 0x0000f800; // Layer control 2 + *((volatile uint32_t *)0x50500618) = 0x02400338; // Mask offset and count + *((volatile uint32_t *)0x50500118) = 0x00000100; // 1D + *((volatile uint32_t *)0x50500718) = 0xffffffff; // Mask and processor enables + + // Layer 2 quadrant 2 + *((volatile uint32_t *)0x50900018) = 0x00000057; // Rows + *((volatile uint32_t *)0x50900098) = 0x00000057; // Columns + *((volatile uint32_t *)0x50900318) = 0x00000080; // SRAM write ptr + *((volatile uint32_t *)0x50900398) = 0x00000001; // Write ptr time slot offs + *((volatile uint32_t *)0x50900418) = 0x00002000; // Write ptr mask offs + *((volatile uint32_t *)0x50900518) = 0x00000100; // SRAM read ptr + *((volatile uint32_t *)0x50900598) = 0x00000b20; // Layer control + *((volatile uint32_t *)0x50900a18) = 0x0000f800; // Layer control 2 + *((volatile uint32_t *)0x50900618) = 0x02400338; // Mask offset and count + *((volatile uint32_t *)0x50900118) = 0x00000100; // 1D + *((volatile uint32_t *)0x50900718) = 0xffffffff; // Mask and processor enables + + // Layer 2 quadrant 3 + *((volatile uint32_t *)0x50d00018) = 0x00000057; // Rows + *((volatile uint32_t *)0x50d00098) = 0x00000057; // Columns + *((volatile uint32_t *)0x50d00318) = 0x00000080; // SRAM write ptr + *((volatile uint32_t *)0x50d00398) = 0x00000001; // Write ptr time slot offs + *((volatile uint32_t *)0x50d00418) = 0x00002000; // Write ptr mask offs + *((volatile uint32_t *)0x50d00518) = 0x00000100; // SRAM read ptr + *((volatile uint32_t *)0x50d00598) = 0x00000b20; // Layer control + *((volatile uint32_t *)0x50d00a18) = 0x0000f800; // Layer control 2 + *((volatile uint32_t *)0x50d00618) = 0x02400338; // Mask offset and count + *((volatile uint32_t *)0x50d00118) = 0x00000100; // 1D + *((volatile uint32_t *)0x50d00798) = 0x000010b0; // Post processing register + *((volatile uint32_t *)0x50d00718) = 0xffffffff; // Mask and processor enables + + // Layer 3 quadrant 0 + *((volatile uint32_t *)0x5010001c) = 0x00010059; // Rows + *((volatile uint32_t *)0x5010009c) = 0x00010059; // Columns + *((volatile uint32_t *)0x5010031c) = 0x0001c000; // SRAM write ptr + *((volatile uint32_t *)0x5010041c) = 0x00002000; // Write ptr mask offs + *((volatile uint32_t *)0x5010051c) = 0x00000080; // SRAM read ptr + *((volatile uint32_t *)0x5010059c) = 0x00002b20; // Layer control + *((volatile uint32_t *)0x50100a1c) = 0x00003800; // Layer control 2 + *((volatile uint32_t *)0x5010061c) = 0x01a001d8; // Mask offset and count + *((volatile uint32_t *)0x5010069c) = 0x00000057; // TRAM ptr max + *((volatile uint32_t *)0x5010079c) = 0x00024000; // Post processing register + *((volatile uint32_t *)0x5010071c) = 0xffffffff; // Mask and processor enables + + // Layer 3 quadrant 1 + *((volatile uint32_t *)0x5050001c) = 0x00010059; // Rows + *((volatile uint32_t *)0x5050009c) = 0x00010059; // Columns + *((volatile uint32_t *)0x5050031c) = 0x0001c000; // SRAM write ptr + *((volatile uint32_t *)0x5050041c) = 0x00002000; // Write ptr mask offs + *((volatile uint32_t *)0x5050051c) = 0x00000080; // SRAM read ptr + *((volatile uint32_t *)0x5050059c) = 0x00000b20; // Layer control + *((volatile uint32_t *)0x50500a1c) = 0x00003800; // Layer control 2 + *((volatile uint32_t *)0x5050061c) = 0x01a001d8; // Mask offset and count + *((volatile uint32_t *)0x5050069c) = 0x00000057; // TRAM ptr max + *((volatile uint32_t *)0x5050079c) = 0x000250d4; // Post processing register + *((volatile uint32_t *)0x5050071c) = 0xffffffff; // Mask and processor enables + + // Layer 3 quadrant 2 + *((volatile uint32_t *)0x5090001c) = 0x00010059; // Rows + *((volatile uint32_t *)0x5090009c) = 0x00010059; // Columns + *((volatile uint32_t *)0x5090031c) = 0x0001c000; // SRAM write ptr + *((volatile uint32_t *)0x5090041c) = 0x00002000; // Write ptr mask offs + *((volatile uint32_t *)0x5090051c) = 0x00000080; // SRAM read ptr + *((volatile uint32_t *)0x5090059c) = 0x00000b20; // Layer control + *((volatile uint32_t *)0x50900a1c) = 0x00003800; // Layer control 2 + *((volatile uint32_t *)0x5090061c) = 0x01a001d8; // Mask offset and count + *((volatile uint32_t *)0x5090069c) = 0x00000057; // TRAM ptr max + *((volatile uint32_t *)0x5090079c) = 0x00024000; // Post processing register + + // Layer 3 quadrant 3 + *((volatile uint32_t *)0x50d0001c) = 0x00010059; // Rows + *((volatile uint32_t *)0x50d0009c) = 0x00010059; // Columns + *((volatile uint32_t *)0x50d0031c) = 0x0001c000; // SRAM write ptr + *((volatile uint32_t *)0x50d0041c) = 0x00002000; // Write ptr mask offs + *((volatile uint32_t *)0x50d0051c) = 0x00000080; // SRAM read ptr + *((volatile uint32_t *)0x50d0059c) = 0x00000b20; // Layer control + *((volatile uint32_t *)0x50d00a1c) = 0x00003800; // Layer control 2 + *((volatile uint32_t *)0x50d0061c) = 0x01a001d8; // Mask offset and count + *((volatile uint32_t *)0x50d0069c) = 0x00000057; // TRAM ptr max + *((volatile uint32_t *)0x50d0079c) = 0x00024000; // Post processing register + + // Layer 4 quadrant 0 + *((volatile uint32_t *)0x50100020) = 0x00010059; // Rows + *((volatile uint32_t *)0x501000a0) = 0x00010059; // Columns + *((volatile uint32_t *)0x501001a0) = 0x00000001; // Pooling rows + *((volatile uint32_t *)0x50100220) = 0x00000001; // Pooling columns + *((volatile uint32_t *)0x501002a0) = 0x00000001; // Stride + *((volatile uint32_t *)0x50100320) = 0x0000e000; // SRAM write ptr + *((volatile uint32_t *)0x50100420) = 0x00002000; // Write ptr mask offs + *((volatile uint32_t *)0x501005a0) = 0x0000aba0; // Layer control + *((volatile uint32_t *)0x50100a20) = 0x0000d800; // Layer control 2 + *((volatile uint32_t *)0x50100620) = 0x01600238; // Mask offset and count + *((volatile uint32_t *)0x501006a0) = 0x0000002b; // TRAM ptr max + + // Layer 4 quadrant 1 + *((volatile uint32_t *)0x50500020) = 0x00010059; // Rows + *((volatile uint32_t *)0x505000a0) = 0x00010059; // Columns + *((volatile uint32_t *)0x505001a0) = 0x00000001; // Pooling rows + *((volatile uint32_t *)0x50500220) = 0x00000001; // Pooling columns + *((volatile uint32_t *)0x505002a0) = 0x00000001; // Stride + *((volatile uint32_t *)0x50500320) = 0x0000e000; // SRAM write ptr + *((volatile uint32_t *)0x50500420) = 0x00002000; // Write ptr mask offs + *((volatile uint32_t *)0x505005a0) = 0x00000ba0; // Layer control + *((volatile uint32_t *)0x50500a20) = 0x0000d800; // Layer control 2 + *((volatile uint32_t *)0x50500620) = 0x01600238; // Mask offset and count + *((volatile uint32_t *)0x505006a0) = 0x0000002b; // TRAM ptr max + *((volatile uint32_t *)0x505007a0) = 0x000010b8; // Post processing register + + // Layer 4 quadrant 2 + *((volatile uint32_t *)0x50900020) = 0x00010059; // Rows + *((volatile uint32_t *)0x509000a0) = 0x00010059; // Columns + *((volatile uint32_t *)0x509001a0) = 0x00000001; // Pooling rows + *((volatile uint32_t *)0x50900220) = 0x00000001; // Pooling columns + *((volatile uint32_t *)0x509002a0) = 0x00000001; // Stride + *((volatile uint32_t *)0x50900320) = 0x0000e000; // SRAM write ptr + *((volatile uint32_t *)0x50900420) = 0x00002000; // Write ptr mask offs + *((volatile uint32_t *)0x509005a0) = 0x00000ba0; // Layer control + *((volatile uint32_t *)0x50900a20) = 0x0000d800; // Layer control 2 + *((volatile uint32_t *)0x50900620) = 0x01600238; // Mask offset and count + *((volatile uint32_t *)0x509006a0) = 0x0000002b; // TRAM ptr max + + // Layer 4 quadrant 3 + *((volatile uint32_t *)0x50d00020) = 0x00010059; // Rows + *((volatile uint32_t *)0x50d000a0) = 0x00010059; // Columns + *((volatile uint32_t *)0x50d001a0) = 0x00000001; // Pooling rows + *((volatile uint32_t *)0x50d00220) = 0x00000001; // Pooling columns + *((volatile uint32_t *)0x50d002a0) = 0x00000001; // Stride + *((volatile uint32_t *)0x50d00320) = 0x0000e000; // SRAM write ptr + *((volatile uint32_t *)0x50d00420) = 0x00002000; // Write ptr mask offs + *((volatile uint32_t *)0x50d005a0) = 0x00000ba0; // Layer control + *((volatile uint32_t *)0x50d00a20) = 0x0000d800; // Layer control 2 + *((volatile uint32_t *)0x50d00620) = 0x01600238; // Mask offset and count + *((volatile uint32_t *)0x50d006a0) = 0x0000002b; // TRAM ptr max + *((volatile uint32_t *)0x50d00720) = 0xff00ff00; // Mask and processor enables + + // Layer 5 quadrant 0 + *((volatile uint32_t *)0x50100024) = 0x0001002d; // Rows + *((volatile uint32_t *)0x501000a4) = 0x0001002d; // Columns + *((volatile uint32_t *)0x501001a4) = 0x00000001; // Pooling rows + *((volatile uint32_t *)0x50100224) = 0x00000001; // Pooling columns + *((volatile uint32_t *)0x501002a4) = 0x00000001; // Stride + *((volatile uint32_t *)0x50100324) = 0x00001400; // SRAM write ptr + *((volatile uint32_t *)0x50100424) = 0x00002000; // Write ptr mask offs + *((volatile uint32_t *)0x501005a4) = 0x0000eba0; // Layer control + *((volatile uint32_t *)0x50100a24) = 0x0001b800; // Layer control 2 + *((volatile uint32_t *)0x50100624) = 0x01e00398; // Mask offset and count + *((volatile uint32_t *)0x501006a4) = 0x00000015; // TRAM ptr max + *((volatile uint32_t *)0x501007a4) = 0x00023070; // Post processing register + + // Layer 5 quadrant 1 + *((volatile uint32_t *)0x50500024) = 0x0001002d; // Rows + *((volatile uint32_t *)0x505000a4) = 0x0001002d; // Columns + *((volatile uint32_t *)0x505001a4) = 0x00000001; // Pooling rows + *((volatile uint32_t *)0x50500224) = 0x00000001; // Pooling columns + *((volatile uint32_t *)0x505002a4) = 0x00000001; // Stride + *((volatile uint32_t *)0x50500324) = 0x00001400; // SRAM write ptr + *((volatile uint32_t *)0x50500424) = 0x00002000; // Write ptr mask offs + *((volatile uint32_t *)0x505005a4) = 0x00000ba0; // Layer control + *((volatile uint32_t *)0x50500a24) = 0x0001b800; // Layer control 2 + *((volatile uint32_t *)0x50500624) = 0x01e00398; // Mask offset and count + *((volatile uint32_t *)0x505006a4) = 0x00000015; // TRAM ptr max + *((volatile uint32_t *)0x505007a4) = 0x00022000; // Post processing register + *((volatile uint32_t *)0x50500724) = 0xf000f000; // Mask and processor enables + + // Layer 5 quadrant 2 + *((volatile uint32_t *)0x50900024) = 0x0001002d; // Rows + *((volatile uint32_t *)0x509000a4) = 0x0001002d; // Columns + *((volatile uint32_t *)0x509001a4) = 0x00000001; // Pooling rows + *((volatile uint32_t *)0x50900224) = 0x00000001; // Pooling columns + *((volatile uint32_t *)0x509002a4) = 0x00000001; // Stride + *((volatile uint32_t *)0x50900324) = 0x00001400; // SRAM write ptr + *((volatile uint32_t *)0x50900424) = 0x00002000; // Write ptr mask offs + *((volatile uint32_t *)0x509005a4) = 0x00000ba0; // Layer control + *((volatile uint32_t *)0x50900a24) = 0x0001b800; // Layer control 2 + *((volatile uint32_t *)0x50900624) = 0x01e00398; // Mask offset and count + *((volatile uint32_t *)0x509006a4) = 0x00000015; // TRAM ptr max + *((volatile uint32_t *)0x509007a4) = 0x00022000; // Post processing register + *((volatile uint32_t *)0x50900724) = 0xffffffff; // Mask and processor enables + + // Layer 5 quadrant 3 + *((volatile uint32_t *)0x50d00024) = 0x0001002d; // Rows + *((volatile uint32_t *)0x50d000a4) = 0x0001002d; // Columns + *((volatile uint32_t *)0x50d001a4) = 0x00000001; // Pooling rows + *((volatile uint32_t *)0x50d00224) = 0x00000001; // Pooling columns + *((volatile uint32_t *)0x50d002a4) = 0x00000001; // Stride + *((volatile uint32_t *)0x50d00324) = 0x00001400; // SRAM write ptr + *((volatile uint32_t *)0x50d00424) = 0x00002000; // Write ptr mask offs + *((volatile uint32_t *)0x50d005a4) = 0x00000ba0; // Layer control + *((volatile uint32_t *)0x50d00a24) = 0x0001b800; // Layer control 2 + *((volatile uint32_t *)0x50d00624) = 0x01e00398; // Mask offset and count + *((volatile uint32_t *)0x50d006a4) = 0x00000015; // TRAM ptr max + *((volatile uint32_t *)0x50d007a4) = 0x00022000; // Post processing register + *((volatile uint32_t *)0x50d00724) = 0x00ff00ff; // Mask and processor enables + + // Layer 6 quadrant 0 + *((volatile uint32_t *)0x50100028) = 0x00010017; // Rows + *((volatile uint32_t *)0x501000a8) = 0x00010017; // Columns + *((volatile uint32_t *)0x501001a8) = 0x00000001; // Pooling rows + *((volatile uint32_t *)0x50100228) = 0x00000001; // Pooling columns + *((volatile uint32_t *)0x501002a8) = 0x00000001; // Stride + *((volatile uint32_t *)0x50100328) = 0x00001800; // SRAM write ptr + *((volatile uint32_t *)0x50100428) = 0x00002000; // Write ptr mask offs + *((volatile uint32_t *)0x501004a8) = 0x00000001; // Write ptr multi-pass channel offs + *((volatile uint32_t *)0x50100528) = 0x00001400; // SRAM read ptr + *((volatile uint32_t *)0x501005a8) = 0x0000eba0; // Layer control + *((volatile uint32_t *)0x50100a28) = 0x0001b810; // Layer control 2 + *((volatile uint32_t *)0x50100628) = 0x03a00718; // Mask offset and count + *((volatile uint32_t *)0x501006a8) = 0x0000000a; // TRAM ptr max + *((volatile uint32_t *)0x501007a8) = 0x00023000; // Post processing register + *((volatile uint32_t *)0x50100728) = 0xffffffff; // Mask and processor enables + + // Layer 6 quadrant 1 + *((volatile uint32_t *)0x50500028) = 0x00010017; // Rows + *((volatile uint32_t *)0x505000a8) = 0x00010017; // Columns + *((volatile uint32_t *)0x505001a8) = 0x00000001; // Pooling rows + *((volatile uint32_t *)0x50500228) = 0x00000001; // Pooling columns + *((volatile uint32_t *)0x505002a8) = 0x00000001; // Stride + *((volatile uint32_t *)0x50500328) = 0x00001800; // SRAM write ptr + *((volatile uint32_t *)0x50500428) = 0x00002000; // Write ptr mask offs + *((volatile uint32_t *)0x505004a8) = 0x00000001; // Write ptr multi-pass channel offs + *((volatile uint32_t *)0x50500528) = 0x00001400; // SRAM read ptr + *((volatile uint32_t *)0x505005a8) = 0x00000ba0; // Layer control + *((volatile uint32_t *)0x50500a28) = 0x0001b810; // Layer control 2 + *((volatile uint32_t *)0x50500628) = 0x03a00718; // Mask offset and count + *((volatile uint32_t *)0x505006a8) = 0x0000000a; // TRAM ptr max + *((volatile uint32_t *)0x505007a8) = 0x00022000; // Post processing register + *((volatile uint32_t *)0x50500728) = 0xffffffff; // Mask and processor enables + + // Layer 6 quadrant 2 + *((volatile uint32_t *)0x50900028) = 0x00010017; // Rows + *((volatile uint32_t *)0x509000a8) = 0x00010017; // Columns + *((volatile uint32_t *)0x509001a8) = 0x00000001; // Pooling rows + *((volatile uint32_t *)0x50900228) = 0x00000001; // Pooling columns + *((volatile uint32_t *)0x509002a8) = 0x00000001; // Stride + *((volatile uint32_t *)0x50900328) = 0x00001800; // SRAM write ptr + *((volatile uint32_t *)0x50900428) = 0x00002000; // Write ptr mask offs + *((volatile uint32_t *)0x509004a8) = 0x00000001; // Write ptr multi-pass channel offs + *((volatile uint32_t *)0x50900528) = 0x00001400; // SRAM read ptr + *((volatile uint32_t *)0x509005a8) = 0x00000ba0; // Layer control + *((volatile uint32_t *)0x50900a28) = 0x0001b810; // Layer control 2 + *((volatile uint32_t *)0x50900628) = 0x03a00718; // Mask offset and count + *((volatile uint32_t *)0x509006a8) = 0x0000000a; // TRAM ptr max + *((volatile uint32_t *)0x509007a8) = 0x00022000; // Post processing register + *((volatile uint32_t *)0x50900728) = 0xffffffff; // Mask and processor enables + + // Layer 6 quadrant 3 + *((volatile uint32_t *)0x50d00028) = 0x00010017; // Rows + *((volatile uint32_t *)0x50d000a8) = 0x00010017; // Columns + *((volatile uint32_t *)0x50d001a8) = 0x00000001; // Pooling rows + *((volatile uint32_t *)0x50d00228) = 0x00000001; // Pooling columns + *((volatile uint32_t *)0x50d002a8) = 0x00000001; // Stride + *((volatile uint32_t *)0x50d00328) = 0x00001800; // SRAM write ptr + *((volatile uint32_t *)0x50d00428) = 0x00002000; // Write ptr mask offs + *((volatile uint32_t *)0x50d004a8) = 0x00000001; // Write ptr multi-pass channel offs + *((volatile uint32_t *)0x50d00528) = 0x00001400; // SRAM read ptr + *((volatile uint32_t *)0x50d005a8) = 0x00000ba0; // Layer control + *((volatile uint32_t *)0x50d00a28) = 0x0001b810; // Layer control 2 + *((volatile uint32_t *)0x50d00628) = 0x03a00718; // Mask offset and count + *((volatile uint32_t *)0x50d006a8) = 0x0000000a; // TRAM ptr max + *((volatile uint32_t *)0x50d007a8) = 0x00022000; // Post processing register + *((volatile uint32_t *)0x50d00728) = 0x00ff00ff; // Mask and processor enables + + // Layer 7 quadrant 0 + *((volatile uint32_t *)0x5010002c) = 0x00000015; // Rows + *((volatile uint32_t *)0x501000ac) = 0x00000015; // Columns + *((volatile uint32_t *)0x5010032c) = 0x00001001; // SRAM write ptr + *((volatile uint32_t *)0x501003ac) = 0x00000001; // Write ptr time slot offs + *((volatile uint32_t *)0x5010042c) = 0x00002000; // Write ptr mask offs + *((volatile uint32_t *)0x5010052c) = 0x00001400; // SRAM read ptr + *((volatile uint32_t *)0x501005ac) = 0x0000e920; // Layer control + *((volatile uint32_t *)0x50100a2c) = 0x0001b810; // Layer control 2 + *((volatile uint32_t *)0x5010062c) = 0x402041d8; // Mask offset and count + *((volatile uint32_t *)0x5010012c) = 0x00000100; // 1D + *((volatile uint32_t *)0x501007ac) = 0x00002000; // Post processing register + *((volatile uint32_t *)0x5010072c) = 0xffffffff; // Mask and processor enables + + // Layer 7 quadrant 1 + *((volatile uint32_t *)0x5050002c) = 0x00000015; // Rows + *((volatile uint32_t *)0x505000ac) = 0x00000015; // Columns + *((volatile uint32_t *)0x5050032c) = 0x00001001; // SRAM write ptr + *((volatile uint32_t *)0x505003ac) = 0x00000001; // Write ptr time slot offs + *((volatile uint32_t *)0x5050042c) = 0x00002000; // Write ptr mask offs + *((volatile uint32_t *)0x5050052c) = 0x00001400; // SRAM read ptr + *((volatile uint32_t *)0x505005ac) = 0x00000920; // Layer control + *((volatile uint32_t *)0x50500a2c) = 0x0001b810; // Layer control 2 + *((volatile uint32_t *)0x5050062c) = 0x402041d8; // Mask offset and count + *((volatile uint32_t *)0x5050012c) = 0x00000100; // 1D + *((volatile uint32_t *)0x505007ac) = 0x00002000; // Post processing register + *((volatile uint32_t *)0x5050072c) = 0xffffffff; // Mask and processor enables + + // Layer 7 quadrant 2 + *((volatile uint32_t *)0x5090002c) = 0x00000015; // Rows + *((volatile uint32_t *)0x509000ac) = 0x00000015; // Columns + *((volatile uint32_t *)0x5090032c) = 0x00001001; // SRAM write ptr + *((volatile uint32_t *)0x509003ac) = 0x00000001; // Write ptr time slot offs + *((volatile uint32_t *)0x5090042c) = 0x00002000; // Write ptr mask offs + *((volatile uint32_t *)0x5090052c) = 0x00001400; // SRAM read ptr + *((volatile uint32_t *)0x509005ac) = 0x00000920; // Layer control + *((volatile uint32_t *)0x50900a2c) = 0x0001b810; // Layer control 2 + *((volatile uint32_t *)0x5090062c) = 0x402041d8; // Mask offset and count + *((volatile uint32_t *)0x5090012c) = 0x00000100; // 1D + *((volatile uint32_t *)0x509007ac) = 0x00002000; // Post processing register + *((volatile uint32_t *)0x5090072c) = 0xffffffff; // Mask and processor enables + + // Layer 7 quadrant 3 + *((volatile uint32_t *)0x50d0002c) = 0x00000015; // Rows + *((volatile uint32_t *)0x50d000ac) = 0x00000015; // Columns + *((volatile uint32_t *)0x50d0032c) = 0x00001001; // SRAM write ptr + *((volatile uint32_t *)0x50d003ac) = 0x00000001; // Write ptr time slot offs + *((volatile uint32_t *)0x50d0042c) = 0x00002000; // Write ptr mask offs + *((volatile uint32_t *)0x50d0052c) = 0x00001400; // SRAM read ptr + *((volatile uint32_t *)0x50d005ac) = 0x00000920; // Layer control + *((volatile uint32_t *)0x50d00a2c) = 0x0001b810; // Layer control 2 + *((volatile uint32_t *)0x50d0062c) = 0x402041d8; // Mask offset and count + *((volatile uint32_t *)0x50d0012c) = 0x00000100; // 1D + *((volatile uint32_t *)0x50d007ac) = 0x00002000; // Post processing register + *((volatile uint32_t *)0x50d0072c) = 0x00ff00ff; // Mask and processor enables + + // Layer 8 quadrant 0 + *((volatile uint32_t *)0x50100030) = 0x00010017; // Rows + *((volatile uint32_t *)0x501000b0) = 0x00010017; // Columns + *((volatile uint32_t *)0x50100330) = 0x00001000; // SRAM write ptr + *((volatile uint32_t *)0x50100430) = 0x00002000; // Write ptr mask offs + *((volatile uint32_t *)0x50100530) = 0x00001800; // SRAM read ptr + *((volatile uint32_t *)0x501005b0) = 0x0000e920; // Layer control + *((volatile uint32_t *)0x50100a30) = 0x0001b811; // Layer control 2 + *((volatile uint32_t *)0x50100630) = 0x07600ad8; // Mask offset and count + *((volatile uint32_t *)0x501006b0) = 0x00000015; // TRAM ptr max + *((volatile uint32_t *)0x501007b0) = 0x10024000; // Post processing register + *((volatile uint32_t *)0x50100730) = 0xffffffff; // Mask and processor enables + + // Layer 8 quadrant 1 + *((volatile uint32_t *)0x50500030) = 0x00010017; // Rows + *((volatile uint32_t *)0x505000b0) = 0x00010017; // Columns + *((volatile uint32_t *)0x50500330) = 0x00001000; // SRAM write ptr + *((volatile uint32_t *)0x50500430) = 0x00002000; // Write ptr mask offs + *((volatile uint32_t *)0x50500530) = 0x00001800; // SRAM read ptr + *((volatile uint32_t *)0x505005b0) = 0x00000920; // Layer control + *((volatile uint32_t *)0x50500a30) = 0x0001b811; // Layer control 2 + *((volatile uint32_t *)0x50500630) = 0x07600ad8; // Mask offset and count + *((volatile uint32_t *)0x505006b0) = 0x00000015; // TRAM ptr max + *((volatile uint32_t *)0x505007b0) = 0x10025080; // Post processing register + *((volatile uint32_t *)0x50500730) = 0xffffffff; // Mask and processor enables + + // Layer 8 quadrant 2 + *((volatile uint32_t *)0x50900030) = 0x00010017; // Rows + *((volatile uint32_t *)0x509000b0) = 0x00010017; // Columns + *((volatile uint32_t *)0x50900330) = 0x00001000; // SRAM write ptr + *((volatile uint32_t *)0x50900430) = 0x00002000; // Write ptr mask offs + *((volatile uint32_t *)0x50900530) = 0x00001800; // SRAM read ptr + *((volatile uint32_t *)0x509005b0) = 0x00000920; // Layer control + *((volatile uint32_t *)0x50900a30) = 0x0001b811; // Layer control 2 + *((volatile uint32_t *)0x50900630) = 0x07600ad8; // Mask offset and count + *((volatile uint32_t *)0x509006b0) = 0x00000015; // TRAM ptr max + *((volatile uint32_t *)0x509007b0) = 0x10024000; // Post processing register + *((volatile uint32_t *)0x50900730) = 0xffffffff; // Mask and processor enables + + // Layer 8 quadrant 3 + *((volatile uint32_t *)0x50d00030) = 0x00010017; // Rows + *((volatile uint32_t *)0x50d000b0) = 0x00010017; // Columns + *((volatile uint32_t *)0x50d00330) = 0x00001000; // SRAM write ptr + *((volatile uint32_t *)0x50d00430) = 0x00002000; // Write ptr mask offs + *((volatile uint32_t *)0x50d00530) = 0x00001800; // SRAM read ptr + *((volatile uint32_t *)0x50d005b0) = 0x00000920; // Layer control + *((volatile uint32_t *)0x50d00a30) = 0x0001b811; // Layer control 2 + *((volatile uint32_t *)0x50d00630) = 0x07600ad8; // Mask offset and count + *((volatile uint32_t *)0x50d006b0) = 0x00000015; // TRAM ptr max + *((volatile uint32_t *)0x50d007b0) = 0x10024000; // Post processing register + *((volatile uint32_t *)0x50d00730) = 0x00ff00ff; // Mask and processor enables + + // Layer 9 quadrant 0 + *((volatile uint32_t *)0x50100034) = 0x00010017; // Rows + *((volatile uint32_t *)0x501000b4) = 0x00010017; // Columns + *((volatile uint32_t *)0x50100334) = 0x00000800; // SRAM write ptr + *((volatile uint32_t *)0x50100434) = 0x00002000; // Write ptr mask offs + *((volatile uint32_t *)0x50100534) = 0x00001000; // SRAM read ptr + *((volatile uint32_t *)0x501005b4) = 0x0000eb20; // Layer control + *((volatile uint32_t *)0x50100a34) = 0x0001b801; // Layer control 2 + *((volatile uint32_t *)0x50100634) = 0x0ae00e58; // Mask offset and count + *((volatile uint32_t *)0x501006b4) = 0x00000015; // TRAM ptr max + *((volatile uint32_t *)0x501007b4) = 0x00022000; // Post processing register + *((volatile uint32_t *)0x50100734) = 0xffffffff; // Mask and processor enables + + // Layer 9 quadrant 1 + *((volatile uint32_t *)0x50500034) = 0x00010017; // Rows + *((volatile uint32_t *)0x505000b4) = 0x00010017; // Columns + *((volatile uint32_t *)0x50500334) = 0x00000800; // SRAM write ptr + *((volatile uint32_t *)0x50500434) = 0x00002000; // Write ptr mask offs + *((volatile uint32_t *)0x50500534) = 0x00001000; // SRAM read ptr + *((volatile uint32_t *)0x505005b4) = 0x00000b20; // Layer control + *((volatile uint32_t *)0x50500a34) = 0x0001b801; // Layer control 2 + *((volatile uint32_t *)0x50500634) = 0x0ae00e58; // Mask offset and count + *((volatile uint32_t *)0x505006b4) = 0x00000015; // TRAM ptr max + *((volatile uint32_t *)0x505007b4) = 0x00022000; // Post processing register + *((volatile uint32_t *)0x50500734) = 0xffffffff; // Mask and processor enables + + // Layer 9 quadrant 2 + *((volatile uint32_t *)0x50900034) = 0x00010017; // Rows + *((volatile uint32_t *)0x509000b4) = 0x00010017; // Columns + *((volatile uint32_t *)0x50900334) = 0x00000800; // SRAM write ptr + *((volatile uint32_t *)0x50900434) = 0x00002000; // Write ptr mask offs + *((volatile uint32_t *)0x50900534) = 0x00001000; // SRAM read ptr + *((volatile uint32_t *)0x509005b4) = 0x00000b20; // Layer control + *((volatile uint32_t *)0x50900a34) = 0x0001b801; // Layer control 2 + *((volatile uint32_t *)0x50900634) = 0x0ae00e58; // Mask offset and count + *((volatile uint32_t *)0x509006b4) = 0x00000015; // TRAM ptr max + *((volatile uint32_t *)0x509007b4) = 0x00023080; // Post processing register + *((volatile uint32_t *)0x50900734) = 0xffffffff; // Mask and processor enables + + // Layer 9 quadrant 3 + *((volatile uint32_t *)0x50d00034) = 0x00010017; // Rows + *((volatile uint32_t *)0x50d000b4) = 0x00010017; // Columns + *((volatile uint32_t *)0x50d00334) = 0x00000800; // SRAM write ptr + *((volatile uint32_t *)0x50d00434) = 0x00002000; // Write ptr mask offs + *((volatile uint32_t *)0x50d00534) = 0x00001000; // SRAM read ptr + *((volatile uint32_t *)0x50d005b4) = 0x00000b20; // Layer control + *((volatile uint32_t *)0x50d00a34) = 0x0001b801; // Layer control 2 + *((volatile uint32_t *)0x50d00634) = 0x0ae00e58; // Mask offset and count + *((volatile uint32_t *)0x50d006b4) = 0x00000015; // TRAM ptr max + *((volatile uint32_t *)0x50d007b4) = 0x00022000; // Post processing register + *((volatile uint32_t *)0x50d00734) = 0x00ff00ff; // Mask and processor enables + + // Layer 10 quadrant 0 + *((volatile uint32_t *)0x50100038) = 0x0001002d; // Rows + *((volatile uint32_t *)0x501000b8) = 0x0001002d; // Columns + *((volatile uint32_t *)0x50100438) = 0x00002000; // Write ptr mask offs + *((volatile uint32_t *)0x50100538) = 0x00000800; // SRAM read ptr + *((volatile uint32_t *)0x501005b8) = 0x0000e920; // Layer control + *((volatile uint32_t *)0x50100a38) = 0x0000d800; // Layer control 2 + *((volatile uint32_t *)0x50100638) = 0x0e600f38; // Mask offset and count + *((volatile uint32_t *)0x501006b8) = 0x0000002b; // TRAM ptr max + *((volatile uint32_t *)0x501007b8) = 0x10022000; // Post processing register + *((volatile uint32_t *)0x50100738) = 0xffffffff; // Mask and processor enables + + // Layer 10 quadrant 1 + *((volatile uint32_t *)0x50500038) = 0x0001002d; // Rows + *((volatile uint32_t *)0x505000b8) = 0x0001002d; // Columns + *((volatile uint32_t *)0x50500438) = 0x00002000; // Write ptr mask offs + *((volatile uint32_t *)0x50500538) = 0x00000800; // SRAM read ptr + *((volatile uint32_t *)0x505005b8) = 0x00000920; // Layer control + *((volatile uint32_t *)0x50500a38) = 0x0000d800; // Layer control 2 + *((volatile uint32_t *)0x50500638) = 0x0e600f38; // Mask offset and count + *((volatile uint32_t *)0x505006b8) = 0x0000002b; // TRAM ptr max + *((volatile uint32_t *)0x505007b8) = 0x10022000; // Post processing register + *((volatile uint32_t *)0x50500738) = 0xffffffff; // Mask and processor enables + + // Layer 10 quadrant 2 + *((volatile uint32_t *)0x50900038) = 0x0001002d; // Rows + *((volatile uint32_t *)0x509000b8) = 0x0001002d; // Columns + *((volatile uint32_t *)0x50900438) = 0x00002000; // Write ptr mask offs + *((volatile uint32_t *)0x50900538) = 0x00000800; // SRAM read ptr + *((volatile uint32_t *)0x509005b8) = 0x00000920; // Layer control + *((volatile uint32_t *)0x50900a38) = 0x0000d800; // Layer control 2 + *((volatile uint32_t *)0x50900638) = 0x0e600f38; // Mask offset and count + *((volatile uint32_t *)0x509006b8) = 0x0000002b; // TRAM ptr max + *((volatile uint32_t *)0x509007b8) = 0x100230b8; // Post processing register + *((volatile uint32_t *)0x50900738) = 0xffffffff; // Mask and processor enables + + // Layer 10 quadrant 3 + *((volatile uint32_t *)0x50d00038) = 0x0001002d; // Rows + *((volatile uint32_t *)0x50d000b8) = 0x0001002d; // Columns + *((volatile uint32_t *)0x50d00438) = 0x00002000; // Write ptr mask offs + *((volatile uint32_t *)0x50d00538) = 0x00000800; // SRAM read ptr + *((volatile uint32_t *)0x50d005b8) = 0x00000920; // Layer control + *((volatile uint32_t *)0x50d00a38) = 0x0000d800; // Layer control 2 + *((volatile uint32_t *)0x50d00638) = 0x0e600f38; // Mask offset and count + *((volatile uint32_t *)0x50d006b8) = 0x0000002b; // TRAM ptr max + *((volatile uint32_t *)0x50d007b8) = 0x10022000; // Post processing register + *((volatile uint32_t *)0x50d00738) = 0x00ff00ff; // Mask and processor enables + + // Layer 11 quadrant 0 + *((volatile uint32_t *)0x5010003c) = 0x0001002d; // Rows + *((volatile uint32_t *)0x501000bc) = 0x0001002d; // Columns + *((volatile uint32_t *)0x5010033c) = 0x00000800; // SRAM write ptr + *((volatile uint32_t *)0x5010043c) = 0x00002000; // Write ptr mask offs + *((volatile uint32_t *)0x501005bc) = 0x0000eb20; // Layer control + *((volatile uint32_t *)0x50100a3c) = 0x0000d800; // Layer control 2 + *((volatile uint32_t *)0x5010063c) = 0x0f401018; // Mask offset and count + *((volatile uint32_t *)0x501006bc) = 0x0000002b; // TRAM ptr max + *((volatile uint32_t *)0x501007bc) = 0x00022000; // Post processing register + *((volatile uint32_t *)0x5010073c) = 0xffffffff; // Mask and processor enables + + // Layer 11 quadrant 1 + *((volatile uint32_t *)0x5050003c) = 0x0001002d; // Rows + *((volatile uint32_t *)0x505000bc) = 0x0001002d; // Columns + *((volatile uint32_t *)0x5050033c) = 0x00000800; // SRAM write ptr + *((volatile uint32_t *)0x5050043c) = 0x00002000; // Write ptr mask offs + *((volatile uint32_t *)0x505005bc) = 0x00000b20; // Layer control + *((volatile uint32_t *)0x50500a3c) = 0x0000d800; // Layer control 2 + *((volatile uint32_t *)0x5050063c) = 0x0f401018; // Mask offset and count + *((volatile uint32_t *)0x505006bc) = 0x0000002b; // TRAM ptr max + *((volatile uint32_t *)0x505007bc) = 0x00022000; // Post processing register + *((volatile uint32_t *)0x5050073c) = 0xffffffff; // Mask and processor enables + + // Layer 11 quadrant 2 + *((volatile uint32_t *)0x5090003c) = 0x0001002d; // Rows + *((volatile uint32_t *)0x509000bc) = 0x0001002d; // Columns + *((volatile uint32_t *)0x5090033c) = 0x00000800; // SRAM write ptr + *((volatile uint32_t *)0x5090043c) = 0x00002000; // Write ptr mask offs + *((volatile uint32_t *)0x509005bc) = 0x00000b20; // Layer control + *((volatile uint32_t *)0x50900a3c) = 0x0000d800; // Layer control 2 + *((volatile uint32_t *)0x5090063c) = 0x0f401018; // Mask offset and count + *((volatile uint32_t *)0x509006bc) = 0x0000002b; // TRAM ptr max + *((volatile uint32_t *)0x509007bc) = 0x00022000; // Post processing register + *((volatile uint32_t *)0x5090073c) = 0xffffffff; // Mask and processor enables + + // Layer 11 quadrant 3 + *((volatile uint32_t *)0x50d0003c) = 0x0001002d; // Rows + *((volatile uint32_t *)0x50d000bc) = 0x0001002d; // Columns + *((volatile uint32_t *)0x50d0033c) = 0x00000800; // SRAM write ptr + *((volatile uint32_t *)0x50d0043c) = 0x00002000; // Write ptr mask offs + *((volatile uint32_t *)0x50d005bc) = 0x00000b20; // Layer control + *((volatile uint32_t *)0x50d00a3c) = 0x0000d800; // Layer control 2 + *((volatile uint32_t *)0x50d0063c) = 0x0f401018; // Mask offset and count + *((volatile uint32_t *)0x50d006bc) = 0x0000002b; // TRAM ptr max + *((volatile uint32_t *)0x50d007bc) = 0x000230d0; // Post processing register + *((volatile uint32_t *)0x50d0073c) = 0x00ff00ff; // Mask and processor enables + + // Layer 12 quadrant 0 + *((volatile uint32_t *)0x50100040) = 0x00010059; // Rows + *((volatile uint32_t *)0x501000c0) = 0x00010059; // Columns + *((volatile uint32_t *)0x50100340) = 0x00018000; // SRAM write ptr + *((volatile uint32_t *)0x50100440) = 0x00002000; // Write ptr mask offs + *((volatile uint32_t *)0x50100540) = 0x00000800; // SRAM read ptr + *((volatile uint32_t *)0x501005c0) = 0x00006920; // Layer control + *((volatile uint32_t *)0x50100a40) = 0x00003800; // Layer control 2 + *((volatile uint32_t *)0x50100640) = 0x01e00218; // Mask offset and count + *((volatile uint32_t *)0x501006c0) = 0x00000057; // TRAM ptr max + *((volatile uint32_t *)0x501007c0) = 0x10024000; // Post processing register + *((volatile uint32_t *)0x50100740) = 0xffffffff; // Mask and processor enables + + // Layer 12 quadrant 1 + *((volatile uint32_t *)0x50500040) = 0x00010059; // Rows + *((volatile uint32_t *)0x505000c0) = 0x00010059; // Columns + *((volatile uint32_t *)0x50500340) = 0x00018000; // SRAM write ptr + *((volatile uint32_t *)0x50500440) = 0x00002000; // Write ptr mask offs + *((volatile uint32_t *)0x50500540) = 0x00000800; // SRAM read ptr + *((volatile uint32_t *)0x505005c0) = 0x00000920; // Layer control + *((volatile uint32_t *)0x50500a40) = 0x00003800; // Layer control 2 + *((volatile uint32_t *)0x50500640) = 0x01e00218; // Mask offset and count + *((volatile uint32_t *)0x505006c0) = 0x00000057; // TRAM ptr max + *((volatile uint32_t *)0x505007c0) = 0x10024000; // Post processing register + *((volatile uint32_t *)0x50500740) = 0x0fff0fff; // Mask and processor enables + + // Layer 12 quadrant 2 + *((volatile uint32_t *)0x50900040) = 0x00010059; // Rows + *((volatile uint32_t *)0x509000c0) = 0x00010059; // Columns + *((volatile uint32_t *)0x50900340) = 0x00018000; // SRAM write ptr + *((volatile uint32_t *)0x50900440) = 0x00002000; // Write ptr mask offs + *((volatile uint32_t *)0x50900540) = 0x00000800; // SRAM read ptr + *((volatile uint32_t *)0x509005c0) = 0x00000920; // Layer control + *((volatile uint32_t *)0x50900a40) = 0x00003800; // Layer control 2 + *((volatile uint32_t *)0x50900640) = 0x01e00218; // Mask offset and count + *((volatile uint32_t *)0x509006c0) = 0x00000057; // TRAM ptr max + *((volatile uint32_t *)0x509007c0) = 0x100250d4; // Post processing register + + // Layer 12 quadrant 3 + *((volatile uint32_t *)0x50d00040) = 0x00010059; // Rows + *((volatile uint32_t *)0x50d000c0) = 0x00010059; // Columns + *((volatile uint32_t *)0x50d00340) = 0x00018000; // SRAM write ptr + *((volatile uint32_t *)0x50d00440) = 0x00002000; // Write ptr mask offs + *((volatile uint32_t *)0x50d00540) = 0x00000800; // SRAM read ptr + *((volatile uint32_t *)0x50d005c0) = 0x00000920; // Layer control + *((volatile uint32_t *)0x50d00a40) = 0x00003800; // Layer control 2 + *((volatile uint32_t *)0x50d00640) = 0x01e00218; // Mask offset and count + *((volatile uint32_t *)0x50d006c0) = 0x00000057; // TRAM ptr max + *((volatile uint32_t *)0x50d007c0) = 0x10024000; // Post processing register + + // Layer 13 quadrant 0 + *((volatile uint32_t *)0x50100044) = 0x00010059; // Rows + *((volatile uint32_t *)0x501000c4) = 0x00010059; // Columns + *((volatile uint32_t *)0x50100344) = 0x000001c0; // SRAM write ptr + *((volatile uint32_t *)0x50100444) = 0x00002000; // Write ptr mask offs + *((volatile uint32_t *)0x501005c4) = 0x00008b20; // Layer control + *((volatile uint32_t *)0x50100a44) = 0x00017800; // Layer control 2 + *((volatile uint32_t *)0x50100644) = 0x10201198; // Mask offset and count + *((volatile uint32_t *)0x501006c4) = 0x00000057; // TRAM ptr max + *((volatile uint32_t *)0x501007c4) = 0x00022000; // Post processing register + + // Layer 13 quadrant 1 + *((volatile uint32_t *)0x50500044) = 0x00010059; // Rows + *((volatile uint32_t *)0x505000c4) = 0x00010059; // Columns + *((volatile uint32_t *)0x50500344) = 0x000001c0; // SRAM write ptr + *((volatile uint32_t *)0x50500444) = 0x00002000; // Write ptr mask offs + *((volatile uint32_t *)0x505005c4) = 0x00000b20; // Layer control + *((volatile uint32_t *)0x50500a44) = 0x00017800; // Layer control 2 + *((volatile uint32_t *)0x50500644) = 0x10201198; // Mask offset and count + *((volatile uint32_t *)0x505006c4) = 0x00000057; // TRAM ptr max + *((volatile uint32_t *)0x505007c4) = 0x00022000; // Post processing register + + // Layer 13 quadrant 2 + *((volatile uint32_t *)0x50900044) = 0x00010059; // Rows + *((volatile uint32_t *)0x509000c4) = 0x00010059; // Columns + *((volatile uint32_t *)0x50900344) = 0x000001c0; // SRAM write ptr + *((volatile uint32_t *)0x50900444) = 0x00002000; // Write ptr mask offs + *((volatile uint32_t *)0x509005c4) = 0x00000b20; // Layer control + *((volatile uint32_t *)0x50900a44) = 0x00017800; // Layer control 2 + *((volatile uint32_t *)0x50900644) = 0x10201198; // Mask offset and count + *((volatile uint32_t *)0x509006c4) = 0x00000057; // TRAM ptr max + *((volatile uint32_t *)0x509007c4) = 0x00022000; // Post processing register + + // Layer 13 quadrant 3 + *((volatile uint32_t *)0x50d00044) = 0x00010059; // Rows + *((volatile uint32_t *)0x50d000c4) = 0x00010059; // Columns + *((volatile uint32_t *)0x50d00344) = 0x000001c0; // SRAM write ptr + *((volatile uint32_t *)0x50d00444) = 0x00002000; // Write ptr mask offs + *((volatile uint32_t *)0x50d005c4) = 0x00000b20; // Layer control + *((volatile uint32_t *)0x50d00a44) = 0x00017800; // Layer control 2 + *((volatile uint32_t *)0x50d00644) = 0x10201198; // Mask offset and count + *((volatile uint32_t *)0x50d006c4) = 0x00000057; // TRAM ptr max + *((volatile uint32_t *)0x50d007c4) = 0x00023080; // Post processing register + *((volatile uint32_t *)0x50d00744) = 0xffffffff; // Mask and processor enables + + // Layer 14 quadrant 0 + *((volatile uint32_t *)0x50100048) = 0x00010059; // Rows + *((volatile uint32_t *)0x501000c8) = 0x00010059; // Columns + *((volatile uint32_t *)0x50100348) = 0x00000154; // SRAM write ptr + *((volatile uint32_t *)0x50100448) = 0x00002000; // Write ptr mask offs + *((volatile uint32_t *)0x50100548) = 0x000001c0; // SRAM read ptr + *((volatile uint32_t *)0x501005c8) = 0x0000eb20; // Layer control + *((volatile uint32_t *)0x50100a48) = 0x0001f800; // Layer control 2 + *((volatile uint32_t *)0x50100648) = 0x10201218; // Mask offset and count + *((volatile uint32_t *)0x501006c8) = 0x00000057; // TRAM ptr max + *((volatile uint32_t *)0x501007c8) = 0x00022000; // Post processing register + *((volatile uint32_t *)0x50100748) = 0xffffffff; // Mask and processor enables + + // Layer 14 quadrant 1 + *((volatile uint32_t *)0x50500048) = 0x00010059; // Rows + *((volatile uint32_t *)0x505000c8) = 0x00010059; // Columns + *((volatile uint32_t *)0x50500348) = 0x00000154; // SRAM write ptr + *((volatile uint32_t *)0x50500448) = 0x00002000; // Write ptr mask offs + *((volatile uint32_t *)0x50500548) = 0x000001c0; // SRAM read ptr + *((volatile uint32_t *)0x505005c8) = 0x00000b20; // Layer control + *((volatile uint32_t *)0x50500a48) = 0x0001f800; // Layer control 2 + *((volatile uint32_t *)0x50500648) = 0x10201218; // Mask offset and count + *((volatile uint32_t *)0x505006c8) = 0x00000057; // TRAM ptr max + *((volatile uint32_t *)0x505007c8) = 0x00022000; // Post processing register + *((volatile uint32_t *)0x50500748) = 0xffffffff; // Mask and processor enables + + // Layer 14 quadrant 2 + *((volatile uint32_t *)0x50900048) = 0x00010059; // Rows + *((volatile uint32_t *)0x509000c8) = 0x00010059; // Columns + *((volatile uint32_t *)0x50900348) = 0x00000154; // SRAM write ptr + *((volatile uint32_t *)0x50900448) = 0x00002000; // Write ptr mask offs + *((volatile uint32_t *)0x50900548) = 0x000001c0; // SRAM read ptr + *((volatile uint32_t *)0x509005c8) = 0x00000b20; // Layer control + *((volatile uint32_t *)0x50900a48) = 0x0001f800; // Layer control 2 + *((volatile uint32_t *)0x50900648) = 0x10201218; // Mask offset and count + *((volatile uint32_t *)0x509006c8) = 0x00000057; // TRAM ptr max + *((volatile uint32_t *)0x509007c8) = 0x00022000; // Post processing register + *((volatile uint32_t *)0x50900748) = 0xffffffff; // Mask and processor enables + + // Layer 14 quadrant 3 + *((volatile uint32_t *)0x50d00048) = 0x00010059; // Rows + *((volatile uint32_t *)0x50d000c8) = 0x00010059; // Columns + *((volatile uint32_t *)0x50d00348) = 0x00000154; // SRAM write ptr + *((volatile uint32_t *)0x50d00448) = 0x00002000; // Write ptr mask offs + *((volatile uint32_t *)0x50d00548) = 0x000001c0; // SRAM read ptr + *((volatile uint32_t *)0x50d005c8) = 0x00000b20; // Layer control + *((volatile uint32_t *)0x50d00a48) = 0x0001f800; // Layer control 2 + *((volatile uint32_t *)0x50d00648) = 0x10201218; // Mask offset and count + *((volatile uint32_t *)0x50d006c8) = 0x00000057; // TRAM ptr max + *((volatile uint32_t *)0x50d007c8) = 0x00023000; // Post processing register + + // Layer 15 quadrant 0 + *((volatile uint32_t *)0x5010004c) = 0x00000057; // Rows + *((volatile uint32_t *)0x501000cc) = 0x00000057; // Columns + *((volatile uint32_t *)0x5010034c) = 0x00000100; // SRAM write ptr + *((volatile uint32_t *)0x501003cc) = 0x00000001; // Write ptr time slot offs + *((volatile uint32_t *)0x5010044c) = 0x00002000; // Write ptr mask offs + *((volatile uint32_t *)0x5010054c) = 0x00000154; // SRAM read ptr + *((volatile uint32_t *)0x501005cc) = 0x0000eb20; // Layer control + *((volatile uint32_t *)0x50100a4c) = 0x0001f800; // Layer control 2 + *((volatile uint32_t *)0x5010064c) = 0x03600558; // Mask offset and count + *((volatile uint32_t *)0x5010014c) = 0x00000100; // 1D + *((volatile uint32_t *)0x5010074c) = 0xffffffff; // Mask and processor enables + + // Layer 15 quadrant 1 + *((volatile uint32_t *)0x5050004c) = 0x00000057; // Rows + *((volatile uint32_t *)0x505000cc) = 0x00000057; // Columns + *((volatile uint32_t *)0x5050034c) = 0x00000100; // SRAM write ptr + *((volatile uint32_t *)0x505003cc) = 0x00000001; // Write ptr time slot offs + *((volatile uint32_t *)0x5050044c) = 0x00002000; // Write ptr mask offs + *((volatile uint32_t *)0x5050054c) = 0x00000154; // SRAM read ptr + *((volatile uint32_t *)0x505005cc) = 0x00000b20; // Layer control + *((volatile uint32_t *)0x50500a4c) = 0x0001f800; // Layer control 2 + *((volatile uint32_t *)0x5050064c) = 0x03600558; // Mask offset and count + *((volatile uint32_t *)0x5050014c) = 0x00000100; // 1D + *((volatile uint32_t *)0x505007cc) = 0x00001040; // Post processing register + *((volatile uint32_t *)0x5050074c) = 0xffffffff; // Mask and processor enables + + // Layer 15 quadrant 2 + *((volatile uint32_t *)0x5090004c) = 0x00000057; // Rows + *((volatile uint32_t *)0x509000cc) = 0x00000057; // Columns + *((volatile uint32_t *)0x5090034c) = 0x00000100; // SRAM write ptr + *((volatile uint32_t *)0x509003cc) = 0x00000001; // Write ptr time slot offs + *((volatile uint32_t *)0x5090044c) = 0x00002000; // Write ptr mask offs + *((volatile uint32_t *)0x5090054c) = 0x00000154; // SRAM read ptr + *((volatile uint32_t *)0x509005cc) = 0x00000b20; // Layer control + *((volatile uint32_t *)0x50900a4c) = 0x0001f800; // Layer control 2 + *((volatile uint32_t *)0x5090064c) = 0x03600558; // Mask offset and count + *((volatile uint32_t *)0x5090014c) = 0x00000100; // 1D + *((volatile uint32_t *)0x5090074c) = 0xffffffff; // Mask and processor enables + + // Layer 15 quadrant 3 + *((volatile uint32_t *)0x50d0004c) = 0x00000057; // Rows + *((volatile uint32_t *)0x50d000cc) = 0x00000057; // Columns + *((volatile uint32_t *)0x50d0034c) = 0x00000100; // SRAM write ptr + *((volatile uint32_t *)0x50d003cc) = 0x00000001; // Write ptr time slot offs + *((volatile uint32_t *)0x50d0044c) = 0x00002000; // Write ptr mask offs + *((volatile uint32_t *)0x50d0054c) = 0x00000154; // SRAM read ptr + *((volatile uint32_t *)0x50d005cc) = 0x00000b20; // Layer control + *((volatile uint32_t *)0x50d00a4c) = 0x0001f800; // Layer control 2 + *((volatile uint32_t *)0x50d0064c) = 0x03600558; // Mask offset and count + *((volatile uint32_t *)0x50d0014c) = 0x00000100; // 1D + *((volatile uint32_t *)0x50d0074c) = 0xffffffff; // Mask and processor enables + + // Layer 16 quadrant 0 + *((volatile uint32_t *)0x50100050) = 0x00000057; // Rows + *((volatile uint32_t *)0x501000d0) = 0x00000057; // Columns + *((volatile uint32_t *)0x50100350) = 0x00000094; // SRAM write ptr + *((volatile uint32_t *)0x501003d0) = 0x00000001; // Write ptr time slot offs + *((volatile uint32_t *)0x50100450) = 0x00002000; // Write ptr mask offs + *((volatile uint32_t *)0x50100550) = 0x00000100; // SRAM read ptr + *((volatile uint32_t *)0x501005d0) = 0x0000eb20; // Layer control + *((volatile uint32_t *)0x50100a50) = 0x0001f800; // Layer control 2 + *((volatile uint32_t *)0x50100650) = 0x05a00798; // Mask offset and count + *((volatile uint32_t *)0x50100150) = 0x00000100; // 1D + *((volatile uint32_t *)0x50100750) = 0xffffffff; // Mask and processor enables + + // Layer 16 quadrant 1 + *((volatile uint32_t *)0x50500050) = 0x00000057; // Rows + *((volatile uint32_t *)0x505000d0) = 0x00000057; // Columns + *((volatile uint32_t *)0x50500350) = 0x00000094; // SRAM write ptr + *((volatile uint32_t *)0x505003d0) = 0x00000001; // Write ptr time slot offs + *((volatile uint32_t *)0x50500450) = 0x00002000; // Write ptr mask offs + *((volatile uint32_t *)0x50500550) = 0x00000100; // SRAM read ptr + *((volatile uint32_t *)0x505005d0) = 0x00000b20; // Layer control + *((volatile uint32_t *)0x50500a50) = 0x0001f800; // Layer control 2 + *((volatile uint32_t *)0x50500650) = 0x05a00798; // Mask offset and count + *((volatile uint32_t *)0x50500150) = 0x00000100; // 1D + *((volatile uint32_t *)0x50500750) = 0xffffffff; // Mask and processor enables + + // Layer 16 quadrant 2 + *((volatile uint32_t *)0x50900050) = 0x00000057; // Rows + *((volatile uint32_t *)0x509000d0) = 0x00000057; // Columns + *((volatile uint32_t *)0x50900350) = 0x00000094; // SRAM write ptr + *((volatile uint32_t *)0x509003d0) = 0x00000001; // Write ptr time slot offs + *((volatile uint32_t *)0x50900450) = 0x00002000; // Write ptr mask offs + *((volatile uint32_t *)0x50900550) = 0x00000100; // SRAM read ptr + *((volatile uint32_t *)0x509005d0) = 0x00000b20; // Layer control + *((volatile uint32_t *)0x50900a50) = 0x0001f800; // Layer control 2 + *((volatile uint32_t *)0x50900650) = 0x05a00798; // Mask offset and count + *((volatile uint32_t *)0x50900150) = 0x00000100; // 1D + *((volatile uint32_t *)0x509007d0) = 0x00001040; // Post processing register + *((volatile uint32_t *)0x50900750) = 0xffffffff; // Mask and processor enables + + // Layer 16 quadrant 3 + *((volatile uint32_t *)0x50d00050) = 0x00000057; // Rows + *((volatile uint32_t *)0x50d000d0) = 0x00000057; // Columns + *((volatile uint32_t *)0x50d00350) = 0x00000094; // SRAM write ptr + *((volatile uint32_t *)0x50d003d0) = 0x00000001; // Write ptr time slot offs + *((volatile uint32_t *)0x50d00450) = 0x00002000; // Write ptr mask offs + *((volatile uint32_t *)0x50d00550) = 0x00000100; // SRAM read ptr + *((volatile uint32_t *)0x50d005d0) = 0x00000b20; // Layer control + *((volatile uint32_t *)0x50d00a50) = 0x0001f800; // Layer control 2 + *((volatile uint32_t *)0x50d00650) = 0x05a00798; // Mask offset and count + *((volatile uint32_t *)0x50d00150) = 0x00000100; // 1D + *((volatile uint32_t *)0x50d00750) = 0xffffffff; // Mask and processor enables + + // Layer 17 quadrant 0 + *((volatile uint32_t *)0x50100054) = 0x00000057; // Rows + *((volatile uint32_t *)0x501000d4) = 0x00000057; // Columns + *((volatile uint32_t *)0x50100354) = 0x00000040; // SRAM write ptr + *((volatile uint32_t *)0x501003d4) = 0x00000001; // Write ptr time slot offs + *((volatile uint32_t *)0x50100454) = 0x00002000; // Write ptr mask offs + *((volatile uint32_t *)0x50100554) = 0x00000094; // SRAM read ptr + *((volatile uint32_t *)0x501005d4) = 0x0000e920; // Layer control + *((volatile uint32_t *)0x50100a54) = 0x0001f800; // Layer control 2 + *((volatile uint32_t *)0x50100654) = 0x07e009d8; // Mask offset and count + *((volatile uint32_t *)0x50100154) = 0x00000100; // 1D + *((volatile uint32_t *)0x50100754) = 0xffffffff; // Mask and processor enables + + // Layer 17 quadrant 1 + *((volatile uint32_t *)0x50500054) = 0x00000057; // Rows + *((volatile uint32_t *)0x505000d4) = 0x00000057; // Columns + *((volatile uint32_t *)0x50500354) = 0x00000040; // SRAM write ptr + *((volatile uint32_t *)0x505003d4) = 0x00000001; // Write ptr time slot offs + *((volatile uint32_t *)0x50500454) = 0x00002000; // Write ptr mask offs + *((volatile uint32_t *)0x50500554) = 0x00000094; // SRAM read ptr + *((volatile uint32_t *)0x505005d4) = 0x00000920; // Layer control + *((volatile uint32_t *)0x50500a54) = 0x0001f800; // Layer control 2 + *((volatile uint32_t *)0x50500654) = 0x07e009d8; // Mask offset and count + *((volatile uint32_t *)0x50500154) = 0x00000100; // 1D + *((volatile uint32_t *)0x50500754) = 0xffffffff; // Mask and processor enables + + // Layer 17 quadrant 2 + *((volatile uint32_t *)0x50900054) = 0x00000057; // Rows + *((volatile uint32_t *)0x509000d4) = 0x00000057; // Columns + *((volatile uint32_t *)0x50900354) = 0x00000040; // SRAM write ptr + *((volatile uint32_t *)0x509003d4) = 0x00000001; // Write ptr time slot offs + *((volatile uint32_t *)0x50900454) = 0x00002000; // Write ptr mask offs + *((volatile uint32_t *)0x50900554) = 0x00000094; // SRAM read ptr + *((volatile uint32_t *)0x509005d4) = 0x00000920; // Layer control + *((volatile uint32_t *)0x50900a54) = 0x0001f800; // Layer control 2 + *((volatile uint32_t *)0x50900654) = 0x07e009d8; // Mask offset and count + *((volatile uint32_t *)0x50900154) = 0x00000100; // 1D + *((volatile uint32_t *)0x50900754) = 0xffffffff; // Mask and processor enables + + // Layer 17 quadrant 3 + *((volatile uint32_t *)0x50d00054) = 0x00000057; // Rows + *((volatile uint32_t *)0x50d000d4) = 0x00000057; // Columns + *((volatile uint32_t *)0x50d00354) = 0x00000040; // SRAM write ptr + *((volatile uint32_t *)0x50d003d4) = 0x00000001; // Write ptr time slot offs + *((volatile uint32_t *)0x50d00454) = 0x00002000; // Write ptr mask offs + *((volatile uint32_t *)0x50d00554) = 0x00000094; // SRAM read ptr + *((volatile uint32_t *)0x50d005d4) = 0x00000920; // Layer control + *((volatile uint32_t *)0x50d00a54) = 0x0001f800; // Layer control 2 + *((volatile uint32_t *)0x50d00654) = 0x07e009d8; // Mask offset and count + *((volatile uint32_t *)0x50d00154) = 0x00000100; // 1D + *((volatile uint32_t *)0x50d007d4) = 0x00001040; // Post processing register + *((volatile uint32_t *)0x50d00754) = 0xffffffff; // Mask and processor enables + + // Layer 18 quadrant 0 + *((volatile uint32_t *)0x50100058) = 0x00000057; // Rows + *((volatile uint32_t *)0x501000d8) = 0x00000057; // Columns + *((volatile uint32_t *)0x501003d8) = 0x00000001; // Write ptr time slot offs + *((volatile uint32_t *)0x50100458) = 0x00002000; // Write ptr mask offs + *((volatile uint32_t *)0x50100558) = 0x00000040; // SRAM read ptr + *((volatile uint32_t *)0x501005d8) = 0x0000e920; // Layer control + *((volatile uint32_t *)0x50100a58) = 0x00017800; // Layer control 2 + *((volatile uint32_t *)0x50100658) = 0x0a200b98; // Mask offset and count + *((volatile uint32_t *)0x50100158) = 0x00000100; // 1D + *((volatile uint32_t *)0x501007d8) = 0x000230a8; // Post processing register + *((volatile uint32_t *)0x50100758) = 0xffffffff; // Mask and processor enables + + // Layer 18 quadrant 1 + *((volatile uint32_t *)0x50500058) = 0x00000057; // Rows + *((volatile uint32_t *)0x505000d8) = 0x00000057; // Columns + *((volatile uint32_t *)0x505003d8) = 0x00000001; // Write ptr time slot offs + *((volatile uint32_t *)0x50500458) = 0x00002000; // Write ptr mask offs + *((volatile uint32_t *)0x50500558) = 0x00000040; // SRAM read ptr + *((volatile uint32_t *)0x505005d8) = 0x00000920; // Layer control + *((volatile uint32_t *)0x50500a58) = 0x00017800; // Layer control 2 + *((volatile uint32_t *)0x50500658) = 0x0a200b98; // Mask offset and count + *((volatile uint32_t *)0x50500158) = 0x00000100; // 1D + *((volatile uint32_t *)0x505007d8) = 0x00022000; // Post processing register + *((volatile uint32_t *)0x50500758) = 0xffffffff; // Mask and processor enables + + // Layer 18 quadrant 2 + *((volatile uint32_t *)0x50900058) = 0x00000057; // Rows + *((volatile uint32_t *)0x509000d8) = 0x00000057; // Columns + *((volatile uint32_t *)0x509003d8) = 0x00000001; // Write ptr time slot offs + *((volatile uint32_t *)0x50900458) = 0x00002000; // Write ptr mask offs + *((volatile uint32_t *)0x50900558) = 0x00000040; // SRAM read ptr + *((volatile uint32_t *)0x509005d8) = 0x00000920; // Layer control + *((volatile uint32_t *)0x50900a58) = 0x00017800; // Layer control 2 + *((volatile uint32_t *)0x50900658) = 0x0a200b98; // Mask offset and count + *((volatile uint32_t *)0x50900158) = 0x00000100; // 1D + *((volatile uint32_t *)0x509007d8) = 0x00022000; // Post processing register + *((volatile uint32_t *)0x50900758) = 0xffffffff; // Mask and processor enables + + // Layer 18 quadrant 3 + *((volatile uint32_t *)0x50d00058) = 0x00000057; // Rows + *((volatile uint32_t *)0x50d000d8) = 0x00000057; // Columns + *((volatile uint32_t *)0x50d003d8) = 0x00000001; // Write ptr time slot offs + *((volatile uint32_t *)0x50d00458) = 0x00002000; // Write ptr mask offs + *((volatile uint32_t *)0x50d00558) = 0x00000040; // SRAM read ptr + *((volatile uint32_t *)0x50d005d8) = 0x00000920; // Layer control + *((volatile uint32_t *)0x50d00a58) = 0x00017800; // Layer control 2 + *((volatile uint32_t *)0x50d00658) = 0x0a200b98; // Mask offset and count + *((volatile uint32_t *)0x50d00158) = 0x00000100; // 1D + *((volatile uint32_t *)0x50d007d8) = 0x00022000; // Post processing register + *((volatile uint32_t *)0x50d00758) = 0xffffffff; // Mask and processor enables + + return CNN_OK; +} // NOLINT(readability/fn_size) + +int cnn_start(void) +{ + cnn_time = 0; + + *((volatile uint32_t *)0x50100000) = 0x00100808; // Enable quadrant 0 + *((volatile uint32_t *)0x50500000) = 0x00100809; // Enable quadrant 1 + *((volatile uint32_t *)0x50900000) = 0x00100809; // Enable quadrant 2 + *((volatile uint32_t *)0x50d00000) = 0x00100809; // Enable quadrant 3 + +#ifdef CNN_INFERENCE_TIMER + MXC_TMR_SW_Start(CNN_INFERENCE_TIMER); +#endif + + CNN_START; // Allow capture of processing time + *((volatile uint32_t *)0x50100000) = 0x00100009; // Master enable quadrant 0 + + return CNN_OK; +} + +int cnn_enable(uint32_t clock_source, uint32_t clock_divider) +{ + // Reset all domains, restore power to CNN + MXC_GCFR->reg3 = 0xf; // Reset + MXC_GCFR->reg1 = 0xf; // Mask memory + MXC_GCFR->reg0 = 0xf; // Power + MXC_GCFR->reg2 = 0x0; // Iso + MXC_GCFR->reg3 = 0x0; // Reset + + MXC_GCR->pclkdiv = + (MXC_GCR->pclkdiv & ~(MXC_F_GCR_PCLKDIV_CNNCLKDIV | MXC_F_GCR_PCLKDIV_CNNCLKSEL)) | + clock_divider | clock_source; + MXC_SYS_ClockEnable(MXC_SYS_PERIPH_CLOCK_CNN); // Enable CNN clock + + MXC_NVIC_SetVector(CNN_IRQn, CNN_ISR); // Set CNN complete vector + + return CNN_OK; +} + +int cnn_boost_enable(mxc_gpio_regs_t *port, uint32_t pin) +{ + mxc_gpio_cfg_t gpio_out; + gpio_out.port = port; + gpio_out.mask = pin; + gpio_out.pad = MXC_GPIO_PAD_NONE; + gpio_out.func = MXC_GPIO_FUNC_OUT; + MXC_GPIO_Config(&gpio_out); + MXC_GPIO_OutSet(gpio_out.port, gpio_out.mask); + + return CNN_OK; +} + +int cnn_boost_disable(mxc_gpio_regs_t *port, uint32_t pin) +{ + mxc_gpio_cfg_t gpio_out; + gpio_out.port = port; + gpio_out.mask = pin; + gpio_out.pad = MXC_GPIO_PAD_NONE; + gpio_out.func = MXC_GPIO_FUNC_OUT; + MXC_GPIO_Config(&gpio_out); + MXC_GPIO_OutClr(gpio_out.port, gpio_out.mask); + + return CNN_OK; +} + +int cnn_disable(void) +{ + // Disable CNN clock + MXC_SYS_ClockDisable(MXC_SYS_PERIPH_CLOCK_CNN); + + // Disable power to CNN + MXC_GCFR->reg3 = 0xf; // Reset + MXC_GCFR->reg2 |= 0xf; // Iso + MXC_GCFR->reg0 = 0x0; // Power + MXC_GCFR->reg1 = 0x0; // Mask memory + MXC_GCFR->reg3 = 0x0; // Reset + + return CNN_OK; +} diff --git a/Examples/MAX78000/CNN/spectrumsense_unet-demo/cnn.h b/Examples/MAX78000/CNN/spectrumsense_unet-demo/cnn.h new file mode 100644 index 00000000000..0098796ae85 --- /dev/null +++ b/Examples/MAX78000/CNN/spectrumsense_unet-demo/cnn.h @@ -0,0 +1,127 @@ +/****************************************************************************** + * + * Copyright (C) 2022-2023 Maxim Integrated Products, Inc. (now owned by + * Analog Devices, Inc.), + * Copyright (C) 2023-2025 Analog Devices, Inc. + * + * Licensed under the Apache License, Version 2.0 (the "License"); + * you may not use this file except in compliance with the License. + * You may obtain a copy of the License at + * + * http://www.apache.org/licenses/LICENSE-2.0 + * + * Unless required by applicable law or agreed to in writing, software + * distributed under the License is distributed on an "AS IS" BASIS, + * WITHOUT WARRANTIES OR CONDITIONS OF ANY KIND, either express or implied. + * See the License for the specific language governing permissions and + * limitations under the License. + * + ******************************************************************************/ + +/* + * This header file was automatically @generated for the ACRFUNet network from a template. + * Please do not edit; instead, edit the template and regenerate. + */ + +#ifndef EXAMPLES_MAX78000_CNN_SPECTRUMSENSE_UNET_DEMO_CNN_H_ +#define EXAMPLES_MAX78000_CNN_SPECTRUMSENSE_UNET_DEMO_CNN_H_ + +#include +typedef int32_t q31_t; +typedef int16_t q15_t; + +/* Return codes */ +#define CNN_FAIL 0 +#define CNN_OK 1 + +/* + SUMMARY OF OPS + Hardware: 623,246,800 ops (619,767,808 macc; 3,478,992 comp; 0 add; 0 mul; 0 bitwise) + Layer 0: 24,285,184 ops (23,789,568 macc; 495,616 comp; 0 add; 0 mul; 0 bitwise) + Layer 1: 32,215,040 ops (31,719,424 macc; 495,616 comp; 0 add; 0 mul; 0 bitwise) + Layer 2: 16,107,520 ops (15,859,712 macc; 247,808 comp; 0 add; 0 mul; 0 bitwise) + Layer 3: 17,904,128 ops (17,842,176 macc; 61,952 comp; 0 add; 0 mul; 0 bitwise) + Layer 4: 4,019,136 ops (3,902,976 macc; 116,160 comp; 0 add; 0 mul; 0 bitwise) + Layer 5: 6,911,520 ops (6,830,208 macc; 81,312 comp; 0 add; 0 mul; 0 bitwise) + Layer 6: 6,870,864 ops (6,830,208 macc; 40,656 comp; 0 add; 0 mul; 0 bitwise) + Layer 7: 1,517,824 ops (1,517,824 macc; 0 comp; 0 add; 0 mul; 0 bitwise) + Layer 8: 27,320,832 ops (27,320,832 macc; 0 comp; 0 add; 0 mul; 0 bitwise) + Layer 9: 27,347,936 ops (27,320,832 macc; 27,104 comp; 0 add; 0 mul; 0 bitwise) + Layer 10: 27,320,832 ops (27,320,832 macc; 0 comp; 0 add; 0 mul; 0 bitwise) + Layer 11: 27,375,040 ops (27,320,832 macc; 54,208 comp; 0 add; 0 mul; 0 bitwise) + Layer 12: 15,611,904 ops (15,611,904 macc; 0 comp; 0 add; 0 mul; 0 bitwise) + Layer 13: 53,898,240 ops (53,526,528 macc; 371,712 comp; 0 add; 0 mul; 0 bitwise) + Layer 14: 214,601,728 ops (214,106,112 macc; 495,616 comp; 0 add; 0 mul; 0 bitwise) + Layer 15: 32,215,040 ops (31,719,424 macc; 495,616 comp; 0 add; 0 mul; 0 bitwise) + Layer 16: 32,215,040 ops (31,719,424 macc; 495,616 comp; 0 add; 0 mul; 0 bitwise) + Layer 17: 31,719,424 ops (31,719,424 macc; 0 comp; 0 add; 0 mul; 0 bitwise) + Layer 18: 23,789,568 ops (23,789,568 macc; 0 comp; 0 add; 0 mul; 0 bitwise) + + RESOURCE USAGE + Weight memory: 280,288 bytes out of 442,368 bytes total (63.4%) + Bias memory: 892 bytes out of 2,048 bytes total (43.6%) +*/ + +/* Number of outputs for this network */ +#define CNN_NUM_OUTPUTS 371712 + +/* Port pin actions used to signal that processing is active */ + +#define CNN_START LED_On(1) +#define CNN_COMPLETE LED_Off(1) +#define SYS_START LED_On(0) +#define SYS_COMPLETE LED_Off(0) + +/* Run software SoftMax on unloaded data */ +void softmax_q17p14_q15(const q31_t *vec_in, const uint16_t dim_vec, q15_t *p_out); +/* Shift the input, then calculate SoftMax */ +void softmax_shift_q17p14_q15(q31_t *vec_in, const uint16_t dim_vec, uint8_t in_shift, + q15_t *p_out); + +/* Stopwatch - holds the runtime when accelerator finishes */ +extern volatile uint32_t cnn_time; + +/* Custom memcopy routines used for weights and data */ +void memcpy32(uint32_t *dst, const uint32_t *src, int n); +void memcpy32_const(uint32_t *dst, int n); + +/* Enable clocks and power to accelerator, enable interrupt */ +int cnn_enable(uint32_t clock_source, uint32_t clock_divider); + +/* Disable clocks and power to accelerator */ +int cnn_disable(void); + +/* Perform minimum accelerator initialization so it can be configured */ +int cnn_init(void); + +/* Configure accelerator for the given network */ +int cnn_configure(void); + +/* Load accelerator weights */ +int cnn_load_weights(void); + +/* Verify accelerator weights (debug only) */ +int cnn_verify_weights(void); + +/* Load accelerator bias values (if needed) */ +int cnn_load_bias(void); + +/* Start accelerator processing */ +int cnn_start(void); + +/* Force stop accelerator */ +int cnn_stop(void); + +/* Continue accelerator after stop */ +int cnn_continue(void); + +/* Unload results from accelerator */ +int cnn_unload(uint32_t *out_buf); + +/* Turn on the boost circuit */ +int cnn_boost_enable(mxc_gpio_regs_t *port, uint32_t pin); + +/* Turn off the boost circuit */ +int cnn_boost_disable(mxc_gpio_regs_t *port, uint32_t pin); + +#endif // EXAMPLES_MAX78000_CNN_SPECTRUMSENSE_UNET_DEMO_CNN_H_ diff --git a/Examples/MAX78000/CNN/spectrumsense_unet-demo/main.c b/Examples/MAX78000/CNN/spectrumsense_unet-demo/main.c new file mode 100644 index 00000000000..8fd098be11c --- /dev/null +++ b/Examples/MAX78000/CNN/spectrumsense_unet-demo/main.c @@ -0,0 +1,318 @@ +/****************************************************************************** + * + * Copyright (C) 2022-2023 Maxim Integrated Products, Inc. (now owned by + * Analog Devices, Inc.), + * Copyright (C) 2023-2025 Analog Devices, Inc. + * + * Licensed under the Apache License, Version 2.0 (the "License"); + * you may not use this file except in compliance with the License. + * You may obtain a copy of the License at + * + * http://www.apache.org/licenses/LICENSE-2.0 + * + * Unless required by applicable law or agreed to in writing, software + * distributed under the License is distributed on an "AS IS" BASIS, + * WITHOUT WARRANTIES OR CONDITIONS OF ANY KIND, either express or implied. + * See the License for the specific language governing permissions and + * limitations under the License. + * + ******************************************************************************/ + +#include +#include +#include +#include +#include "mxc.h" +#include "cnn.h" +#include "mxc_delay.h" +#include "led.h" +#include "rtc.h" +#ifdef BOARD_EVKIT_V1 +#include "bitmap.h" +#include "tft_ssd2119.h" +#endif +#ifdef BOARD_FTHR_REVA +#include "tft_ili9341.h" +#endif + +#ifdef BOARD_EVKIT_V1 +int font = urw_gothic_12_grey_bg_white; +#endif +#ifdef BOARD_FTHR_REVA +int font = (int)&Liberation_Sans16x16[0]; +#endif + +volatile uint32_t cnn_time; // Stopwatch + +#define CON_BAUD 115200 +#define NUM_PIXELS 7744 // 88x88 +#define NUM_IN_CHANNLES 48 +#define NUM_OUT_CHANNLES 48 +#define INFER_SIZE 23232 // size of inference 48x88x88/16 +#define TFT_BUFF_SIZE 50 // TFT buffer size + +void fail(void) +{ + printf("\n*** FAIL ***\n\n"); + + while (1) {} +} + +int console_UART_init(uint32_t baud) +{ + mxc_uart_regs_t *ConsoleUart = MXC_UART_GET_UART(CONSOLE_UART); + int err; + NVIC_ClearPendingIRQ(MXC_UART_GET_IRQ(CONSOLE_UART)); + NVIC_DisableIRQ(MXC_UART_GET_IRQ(CONSOLE_UART)); + NVIC_SetPriority(MXC_UART_GET_IRQ(CONSOLE_UART), 1); + NVIC_EnableIRQ(MXC_UART_GET_IRQ(CONSOLE_UART)); + + if ((err = MXC_UART_Init(ConsoleUart, baud, MXC_UART_IBRO_CLK)) != E_NO_ERROR) { + return err; + } + + return 0; +} + +uint8_t gen_crc(const void *vptr, int len) +{ + const uint8_t *data = vptr; + unsigned crc = 0; + int i, j; + + for (j = len; j; j--, data++) { + crc ^= (*data << 8); + + for (i = 8; i; i--) { + if (crc & 0x8000) { + crc ^= (0x1070 << 3); + } + + crc <<= 1; + } + } + + return (uint8_t)(crc >> 8); +} + +static void console_uart_send_byte(uint8_t value) +{ + while (MXC_UART_WriteCharacter(MXC_UART_GET_UART(CONSOLE_UART), value) == E_OVERFLOW) {} +} + +static void console_uart_send_bytes(uint8_t *ptr, int length) +{ + int i; + + for (i = 0; i < length; i++) { + console_uart_send_byte(ptr[i]); + //printf("%d\n", ptr[i]); + } +} + +uint32_t utils_get_time_ms(void) +{ + uint32_t sec, ssec; + double subsec; + uint32_t ms; + MXC_RTC_GetSubSeconds(&ssec); + subsec = ssec / 4096.0; + MXC_RTC_GetSeconds(&sec); + + ms = (sec * 1000) + (int)(subsec * 1000); + + return ms; +} + +void load_input_serial(void) +{ + uint32_t in_data[NUM_PIXELS]; + uint8_t rxdata[4]; + uint32_t tmp; + uint8_t crc, crc_result; + uint32_t index = 0; + LED_Off(LED2); + + printf("READY\n"); + + uint32_t *data_addr = (uint32_t *)0x50400700; + + for (int ch = 0; ch < NUM_IN_CHANNLES; ch += 4) { + LED_Toggle(LED1); + + for (int i = 0; i < NUM_PIXELS; i++) { + index++; + tmp = 0; + + for (int j = 0; j < 4; j++) { + rxdata[j] = MXC_UART_ReadCharacter(MXC_UART_GET_UART(CONSOLE_UART)); + tmp = tmp | (rxdata[j] << 8 * (3 - j)); + } + + //read crc + crc = MXC_UART_ReadCharacter(MXC_UART_GET_UART(CONSOLE_UART)); + crc_result = gen_crc(rxdata, 4); + + if (crc != crc_result) { + printf("E %d", index); + LED_On(LED2); + + while (1) {} + } + + //fill input buffer + in_data[i] = tmp; + } + + // load data to cnn + memcpy32(data_addr, in_data, NUM_PIXELS); + // printf("%d- %08X \n",ch,data_addr); + data_addr += 0x2000; + + if ((data_addr == (uint32_t *)0x50420700) || (data_addr == (uint32_t *)0x50820700) || + (data_addr == (uint32_t *)0x50c20700)) { + data_addr += 0x000f8000; + } + } +} + +// Expected output given the sample input (known-answer test) +// Delete this function for production code +//static const uint32_t sample_output[] = SAMPLE_OUTPUT; +int check_output(void) +{ + int i; + uint32_t mask, len; + volatile uint32_t *addr; + const uint32_t *ptr = 0; //sample_output; + + while ((addr = (volatile uint32_t *)*ptr++) != 0) { + mask = *ptr++; + len = *ptr++; + + for (i = 0; i < len; i++) + if ((*addr++ & mask) != *ptr++) { + return CNN_FAIL; + } + } + + return CNN_OK; +} + +void send_output(void) +{ + uint8_t *data_addr = (uint8_t *)0x50400000; + + printf("SENDING_OUTPUT\n"); + + for (int ch = 0; ch < NUM_OUT_CHANNLES; ch += 4) { + console_uart_send_bytes(data_addr, 4 * NUM_PIXELS); + data_addr += 0x8000; + + if ((data_addr == (uint8_t *)0x50420000) || (data_addr == (uint8_t *)0x50820000) || + (data_addr == (uint8_t *)0x50c20000)) { + data_addr += 0x003e0000; + } + } +} + +void TFT_Print(char *str, int x, int y, int font, int length) +{ + // fonts id + text_t text; + text.data = str; + text.len = length; + + MXC_TFT_PrintFont(x, y, font, &text, NULL); +} + +int main(void) +{ + char buff[TFT_BUFF_SIZE]; + + /* Get current time */ + static uint32_t t1, t2, t3, t4, t5; + +#if defined(BOARD_FTHR_REVA) + // Wait for PMIC 1.8V to become available, about 180ms after power up. + MXC_Delay(200000); + printf("\n\nRF Spectrum Sensing Feather Demo\n"); +#else + printf("\n\nRF Spectrum Sensing Evkit Demo\n"); +#endif + MXC_ICC_Enable(MXC_ICC0); // Enable cache + + // Switch to 100 MHz clock + MXC_SYS_Clock_Select(MXC_SYS_CLOCK_IPO); + SystemCoreClockUpdate(); + + // Initialize UART + console_UART_init(CON_BAUD); + + // Initialize RTC + MXC_RTC_Init(0, 0); + MXC_RTC_Start(); + + printf("Start SerialLoader.py script...\n"); + + // Initialize TFT display. + printf("Init TFT\n"); +#ifdef BOARD_EVKIT_V1 + MXC_TFT_Init(); +#endif +#ifdef BOARD_FTHR_REVA + MXC_TFT_Init(MXC_SPI0, 1, NULL, NULL); + MXC_TFT_SetRotation(ROTATE_270); + MXC_TFT_SetForeGroundColor(WHITE); // set chars to white +#endif + MXC_TFT_ClearScreen(); + memset(buff, 32, TFT_BUFF_SIZE); + TFT_Print(buff, 55, 30, font, snprintf(buff, sizeof(buff), "ANALOG DEVICES ")); + TFT_Print(buff, 15, 50, font, snprintf(buff, sizeof(buff), "RF Spectrum Sensing Demo ")); + TFT_Print(buff, 120, 90, font, snprintf(buff, sizeof(buff), "Ver. 1.0.0 ")); + MXC_Delay(SEC(2)); + + // Enable peripheral, enable CNN interrupt, turn on CNN clock + // CNN clock: 50 MHz div 1 + cnn_enable(MXC_S_GCR_PCLKDIV_CNNCLKSEL_PCLK, MXC_S_GCR_PCLKDIV_CNNCLKDIV_DIV1); + cnn_boost_enable(MXC_GPIO2, MXC_GPIO_PIN_5); // Turn on the boost circuit + cnn_init(); // Bring state machine into consistent state + cnn_load_weights(); // Load kernels + cnn_load_bias(); + cnn_configure(); // Configure state machine + + while (1) { + LED_Toggle(LED1); + + t1 = utils_get_time_ms(); + + load_input_serial(); // Load data input from serial port + + t2 = utils_get_time_ms(); + + cnn_start(); // Start CNN processing + + t3 = utils_get_time_ms(); + SCB->SCR &= ~SCB_SCR_SLEEPDEEP_Msk; // SLEEPDEEP=0 + + while (cnn_time == 0) { + __WFI(); // Wait for CNN + } + + t4 = utils_get_time_ms(); + + send_output(); // send CNN output to UART + + t5 = utils_get_time_ms(); + + if (PB_Get(0)) { +#ifdef CNN_INFERENCE_TIMER + printf("\n*** Approximate inference time: %u us ***\n\n", cnn_time); +#endif + } + + // print timing data + printf("load:%d cnn_start:%d cnn_wait:%d send:%d Total:%dms\n", t2 - t1, t3 - t2, t4 - t3, + t5 - t4, t5 - t1); + } +} diff --git a/Examples/MAX78000/CNN/spectrumsense_unet-demo/project.mk b/Examples/MAX78000/CNN/spectrumsense_unet-demo/project.mk new file mode 100644 index 00000000000..30d9d418d12 --- /dev/null +++ b/Examples/MAX78000/CNN/spectrumsense_unet-demo/project.mk @@ -0,0 +1,60 @@ +############################################################################### + # + # Copyright (C) 2025 Analog Devices, Inc. + # + # Licensed under the Apache License, Version 2.0 (the "License"); + # you may not use this file except in compliance with the License. + # You may obtain a copy of the License at + # + # http://www.apache.org/licenses/LICENSE-2.0 + # + # Unless required by applicable law or agreed to in writing, software + # distributed under the License is distributed on an "AS IS" BASIS, + # WITHOUT WARRANTIES OR CONDITIONS OF ANY KIND, either express or implied. + # See the License for the specific language governing permissions and + # limitations under the License. + # + ############################################################################## +# This file can be used to set build configuration +# variables. These variables are defined in a file called +# "Makefile" that is located next to this one. + +# For instructions on how to use this system, see +# https://analogdevicesinc.github.io/msdk/USERGUIDE/#build-system + +#MXC_OPTIMIZE_CFLAGS = -Og +# ^ For example, you can uncomment this line to +# optimize the project for debugging + +# ********************************************************** + +# Uncomment the line below to build for the MAX78000FTHR +#BOARD=FTHR_RevA + +# Set a higher optimization level. +MXC_OPTIMIZE_CFLAGS = -O2 + +# Add some additional directories to the project based on +# what board we're building for... +ifeq "$(BOARD)" "EvKit_V1" +VPATH += TFT/evkit +endif +ifeq "$(BOARD)" "FTHR_RevA" +FONTS = LiberationSans16x16 +endif + +IPATH += TFT/evkit + +ifeq ($(BOARD),Aud01_RevA) +$(error ERR_NOTSUPPORTED: This project is not supported for the Audio board) +endif + +ifeq ($(BOARD),CAM01_RevA) +$(error ERR_NOTSUPPORTED: This project is not supported for the CAM01 board) +endif + +ifeq ($(BOARD),CAM02_RevA) +$(error ERR_NOTSUPPORTED: This project is not supported for the CAM02 board) +endif + + diff --git a/Examples/MAX78000/CNN/spectrumsense_unet-demo/sampledata.h b/Examples/MAX78000/CNN/spectrumsense_unet-demo/sampledata.h new file mode 100644 index 00000000000..5d0727055c7 --- /dev/null +++ b/Examples/MAX78000/CNN/spectrumsense_unet-demo/sampledata.h @@ -0,0 +1,13346 @@ +/****************************************************************************** + * + * Copyright (C) 2022-2023 Maxim Integrated Products, Inc. (now owned by + * Analog Devices, Inc.), + * Copyright (C) 2023-2025 Analog Devices, Inc. + * + * Licensed under the Apache License, Version 2.0 (the "License"); + * you may not use this file except in compliance with the License. + * You may obtain a copy of the License at + * + * http://www.apache.org/licenses/LICENSE-2.0 + * + * Unless required by applicable law or agreed to in writing, software + * distributed under the License is distributed on an "AS IS" BASIS, + * WITHOUT WARRANTIES OR CONDITIONS OF ANY KIND, either express or implied. + * See the License for the specific language governing permissions and + * limitations under the License. + * + ******************************************************************************/ +// This file was @generated automatically + +#ifndef EXAMPLES_MAX78000_CNN_SPECTRUMSENSE_UNET_DEMO_SAMPLEDATA_H_ +#define EXAMPLES_MAX78000_CNN_SPECTRUMSENSE_UNET_DEMO_SAMPLEDATA_H_ + +#define SAMPLE_INPUT_0 \ + { \ + 0xbb423b82, 0xab2c42a7, 0x994a3781, 0xc81b47b5, 0xcefa4cd7, 0xb8e44df2, 0xc01648b8, \ + 0x9b3141a0, 0xbb0d4ac0, 0xebe44df2, 0x907feebf, 0xbb0d4ac0, 0xda54338e, 0xa9463a80, \ + 0x80473980, 0xa04f3586, 0x8433409d, 0x012c42a7, 0xb83141a0, 0xf2ef4de4, 0x865d2c9a, \ + 0x923d3d89, 0x840b4ac2, 0x8661289d, 0xcb2544ae, 0x8d563192, 0xac044bcb, 0xa70d4ac0, \ + 0xb133409d, 0xf2064bc8, 0xd43f3c86, 0x9de64dee, 0x9061289d, 0xb9d64c04, 0xab1249bb, \ + 0x8460299d, 0x920b4ac2, 0xb6104abd, 0x97563192, 0x866c15a8, 0xc8383e94, 0x841b47b5, \ + 0x80671ca5, 0x813d3d89, 0x801f46b2, 0xa7363f97, 0xa92e42a5, 0xa91b47b5, 0xb51f46b2, \ + 0x943d3d89, 0x906919a6, 0xe7730cad, 0x801249bb, 0xbd2644ac, 0x881d47b3, 0xda044bcb, \ + 0xb21f46b2, 0x891b47b5, 0x97493880, 0x96592f96, 0x9d61289d, 0xa0463a80, 0x4ea7404e, \ + 0xa73f3c86, 0x80808080, 0x80808080, 0x80808080, 0x80808080, 0x80808080, 0x80808080, \ + 0x80808080, 0x80808080, 0x80808080, 0x80808080, 0x80808080, 0x80808080, 0x80808080, \ + 0x80808080, 0x80808080, 0x80808080, 0x80808080, 0x80808080, 0x80808080, 0x80808080, \ + 0x80808080, 0x80808080, 0x80808080, 0x80808080, 0xac2345af, 0xf91249bb, 0x2ebe4824, \ + 0xc26323a1, 0x81413b84, 0xa6fc4cd4, 0xa91948b6, 0x866b17a7, 0xe4553290, 0xde4f3586, \ + 0x813a3e90, 0xdaf44dde, 0xac3141a0, 0x82ef4de4, 0xa3e94deb, 0x9dfc4cd4, 0xb21449b9, \ + 0x9a2345af, 0xb21d47b3, 0xbbf44dde, 0xc8493880, 0x822345af, 0xac1b47b5, 0xae423b82, \ + 0x845d2c9a, 0x804e3684, 0x9b1249bb, 0xb96b17a7, 0x861b47b5, 0x8235409a, 0xa92843ab, \ + 0xa7413b84, 0xb3ff4cd1, 0x9d1b47b5, 0xd1de4cf9, 0xd76b17a7, 0xbbf74cda, 0x946b17a7, \ + 0x803c3d8d, 0xa57ff3bb, 0xa3553290, 0x825c2d99, 0x862e42a5, 0x813141a0, 0xad383e94, \ + 0xcbfa4cd7, 0x99443a81, 0x892843ab, 0xce1449b9, 0x970d4ac0, 0x97493880, 0xc5064bc8, \ + 0xe14c3782, 0xa5563192, 0xf633409d, 0xae363f97, 0x89563192, 0xa3094bc5, 0xb17feebf, \ + 0xda1f46b2, 0xa10d4ac0, 0xaefa4cd7, 0xb14a3781, 0x903141a0, 0x80808080, 0x80808080, \ + 0x80808080, 0x80808080, 0x80808080, 0x80808080, 0x80808080, 0x80808080, 0x80808080, \ + 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All rights reserved. + * + * SPDX-License-Identifier: Apache-2.0 + * + * Licensed under the Apache License, Version 2.0 (the License); you may + * not use this file except in compliance with the License. + * You may obtain a copy of the License at + * + * www.apache.org/licenses/LICENSE-2.0 + * + * Unless required by applicable law or agreed to in writing, software + * distributed under the License is distributed on an AS IS BASIS, WITHOUT + * WARRANTIES OR CONDITIONS OF ANY KIND, either express or implied. + * See the License for the specific language governing permissions and + * limitations under the License. + */ + +/****************************************************************************** + * + * Copyright (C) 2022-2023 Maxim Integrated Products, Inc. (now owned by + * Analog Devices, Inc.), + * Copyright (C) 2023-2025 Analog Devices, Inc. + * + * Licensed under the Apache License, Version 2.0 (the "License"); + * you may not use this file except in compliance with the License. + * You may obtain a copy of the License at + * + * http://www.apache.org/licenses/LICENSE-2.0 + * + * Unless required by applicable law or agreed to in writing, software + * distributed under the License is distributed on an "AS IS" BASIS, + * WITHOUT WARRANTIES OR CONDITIONS OF ANY KIND, either express or implied. + * See the License for the specific language governing permissions and + * limitations under the License. + * + ******************************************************************************/ + +/* ---------------------------------------------------------------------- + * Project: NN Library + * Title: softmax.c + * Description: Q17.14 softmax function with Q15 output + * + * $Date: 22. April 2020 + * $Revision: V.1.0.1 + * + * Target Processor: Cortex-M and RISC-V cores + * + * -------------------------------------------------------------------- */ + +#include "mxc.h" +#include "cnn.h" + +/** + * @ingroup groupNN + */ + +/** + * @addtogroup Softmax + * @{ + */ + +/** + * @brief Q17.14 fixed point softmax function, returns Q15 + * @param[in] vec_in pointer to input vector + * @param[in] dim_vec input vector dimension + * @param[out] p_out pointer to output vector + * @return none. + * + * @details + * + * Here, instead of typical e based softmax, we use + * 2-based softmax, i.e.,: + * + * y_i = 2^(x_i/16384) / sum(2^(x_j/16384)) + * + * The relative output will be different here. + * But mathematically, the gradient will be the same + * with a log(2) scaling factor. + */ + +void softmax_q17p14_q15(const q31_t *vec_in, const uint16_t dim_vec, q15_t *p_out) +{ + q31_t sum; + int16_t i; + uint8_t shift; + q31_t base; + base = -1 * 0x80000000; + + for (i = 0; i < dim_vec; i++) { + if (vec_in[i] > base) { + base = vec_in[i]; + } + } + + /* we ignore really small values + * anyway, they will be 0 after shrinking + * to q15_t + */ + + base = base - (16 << 14); + + sum = 0; + + for (i = 0; i < dim_vec; i++) { + if (vec_in[i] > base) { + shift = (uint8_t)((8192 + vec_in[i] - base) >> 14); + sum += (0x1 << shift); + } + } + + /* This is effectively (0x1 << 32) / sum */ + int64_t div_base = 0x100000000LL; + int32_t output_base = (int32_t)(div_base / sum); + int32_t out; + + /* Final confidence will be output_base >> ( 17 - (vec_in[i] - base)>>14 ) + * so 32768 (0x1<<15) -> 100% confidence when sum = 0x1 << 16, output_base = 0x1 << 16 + * and vec_in[i]-base = 16 + */ + + for (i = 0; i < dim_vec; i++) { + if (vec_in[i] > base) { + /* Here minimum value of 17+base-vec[i] will be 1 */ + shift = (uint8_t)(17 + ((8191 + base - vec_in[i]) >> 14)); + + out = (output_base >> shift); + + if (out > 32767) + out = 32767; + + p_out[i] = (q15_t)out; + + } else { + p_out[i] = 0; + } + } +} + +/** + * @brief Q17.14 fixed point softmax function with input shift, returns Q15 + * @param[in] vec_in pointer to input vector + * @param[in] dim_vec input vector dimension + * @param[in] in_shift input vector shift count + * @param[out] p_out pointer to output vector + * @return none. + * + * @details + * + * Here, instead of typical e based softmax, we use + * 2-based softmax, i.e.,: + * + * y_i = 2^(x_i/16384) / sum(2^(x_j/16384)) + * + * The relative output will be different here. + * But mathematically, the gradient will be the same + * with a log(2) scaling factor. + */ + +void softmax_shift_q17p14_q15(q31_t *vec_in, const uint16_t dim_vec, uint8_t in_shift, q15_t *p_out) +{ + int16_t i; + + for (i = 0; i < dim_vec; i++) { + vec_in[i] <<= in_shift; + } + + softmax_q17p14_q15(vec_in, dim_vec, p_out); +} + +/** + * @} end of Softmax group + */ diff --git a/Examples/MAX78000/CNN/spectrumsense_unet-demo/spectrumsense_unet-demo.launch b/Examples/MAX78000/CNN/spectrumsense_unet-demo/spectrumsense_unet-demo.launch new file mode 100644 index 00000000000..e4723ec5310 --- /dev/null +++ b/Examples/MAX78000/CNN/spectrumsense_unet-demo/spectrumsense_unet-demo.launch @@ -0,0 +1,62 @@ + + + + + + + + + + + + + + + + + + + + + + + + + + + + + + + + + + + + + + + + + + + + + + + + + + + + + + + + + + + + + + diff --git a/Examples/MAX78000/CNN/spectrumsense_unet-demo/weights.h b/Examples/MAX78000/CNN/spectrumsense_unet-demo/weights.h new file mode 100644 index 00000000000..c1b2f6a5724 --- /dev/null +++ b/Examples/MAX78000/CNN/spectrumsense_unet-demo/weights.h @@ -0,0 +1,10314 @@ +/****************************************************************************** + * + * Copyright (C) 2022-2023 Maxim Integrated Products, Inc. (now owned by + * Analog Devices, Inc.), + * Copyright (C) 2023-2025 Analog Devices, Inc. + * + * Licensed under the Apache License, Version 2.0 (the "License"); + * you may not use this file except in compliance with the License. + * You may obtain a copy of the License at + * + * http://www.apache.org/licenses/LICENSE-2.0 + * + * Unless required by applicable law or agreed to in writing, software + * distributed under the License is distributed on an "AS IS" BASIS, + * WITHOUT WARRANTIES OR CONDITIONS OF ANY KIND, either express or implied. + * See the License for the specific language governing permissions and + * limitations under the License. + * + ******************************************************************************/ +// This file was @generated automatically +#ifndef EXAMPLES_MAX78000_CNN_SPECTRUMSENSE_UNET_DEMO_WEIGHTS_H_ +#define EXAMPLES_MAX78000_CNN_SPECTRUMSENSE_UNET_DEMO_WEIGHTS_H_ + +#define BIAS_0 \ + { \ + 0xfc, 0x59, 0x49, 0x3d, 0x35, 0x26, 0x13, 0xe2, 0x49, 0xb8, 0x2b, 0x8d, 0x04, 0xf9, 0xd6, \ + 0xee, 0x31, 0xae, 0xe8, 0x25, 0x38, 0x47, 0x37, 0xc0, 0x6d, 0xc5, 0x5e, 0xf1, 0x34, \ + 0x46, 0x1e, 0xc2, 0x26, 0x91, 0x2f, 0x55, 0x2a, 0x11, 0x5e, 0xf9, 0x6d, 0x0e, 0x7f, \ + 0x67, 0x3d, 0xd7, 0xda, 0x2d, 0x3f, 0x2f, 0xd9, 0x2b, 0x41, 0x66, 0xba, 0x41, 0x1e, \ + 0x67, 0x6c, 0x4d, 0xcb, 0x34, 0x4b, 0x1c, 0xbd, 0xd1, 0x58, 0xe9, 0xc9, 0x63, 0x17, \ + 0x2b, 0x28, 0x61, 0xeb, 0xb3, 0x3c, 0xfc, 0xfa, 0x4d, 0xc2, 0x4e, 0x68, 0x1f, 0xec, \ + 0x41, 0x4c, 0x1c, 0xfa, 0xbc, 0x43, 0x02, 0xd6, 0x2a, 0xa8, 0x18, 0x55, 0xc9, 0x4a, \ + 0x41, 0x45, 0xa9, 0xb3, 0x3f, 0x32, 0xc6, 0x05, 0x16, 0x2f, 0x29, 0x31, 0xcf, 0x0d, \ + 0x30, 0x51, 0xd4, 0x18, 0x33, 0x2a, 0x37, 0x02, 0x29, 0xde, 0xca, 0xbf, 0x1c, 0xf1, \ + 0x09, 0x2d, 0xee, 0x13, 0x2f, 0xda, 0xd4, 0xf6, 0x2e, 0x16, 0xfb, 0xf0, 0xea, 0x41, \ + 0xdc, 0xc4, 0xe4, 0x2d, 0xc0, 0xf3, 0x09, 0x03, 0x2f, 0xec, 0x05, 0x15, 0xfc, 0xfa, \ + 0x44, 0x0a, 0x2b, 0xd6, 0xff, 0xf6, 0x05, 0xac, 0x0d, 0xc2, 0xc0, 0x2e, 0x10, 0x09, \ + 0xf3, 0xf4, 0x0b, 0xf4, 0xf3, 0x0a, 0xf4, 0xf3, 0x0b, 0xf3, 0xf4, 0x0a, 0xf5, 0xf3, \ + 0x0a, 0xf4, 0xf3, 0x0a, 0xf4, 0xf5, 0x0a, 0xf5, 0xf5, 0x0a, 0xf4, 0xf1, 0x09, 0xf5, \ + 0xf4, 0x0b, 0xf3, 0xf4, 0x0a, 0xf4, 0xf4, 0x0a, 0xf3, 0xf3, 0x0a, 0xf3, 0xf3, 0x0b, \ + 0xf4, 0xf4, 0x0a, 0xf2, 0xf3 \ + } +#define BIAS_1 \ + { \ + 0x9e, 0x54, 0xc4, 0xb0, 0xd1, 0x16, 0x4a, 0x65, 0x15, 0xe1, 0x32, 0xc1, 0x5c, 0xdb, 0x42, \ + 0xf0, 0xb2, 0x33, 0x23, 0xd0, 0xc1, 0x4b, 0xfe, 0xca, 0xda, 0xb6, 0x36, 0xae, 0x33, \ + 0x0b, 0x01, 0x02, 0xcf, 0x3c, 0xf8, 0xd1, 0x4c, 0x49, 0x4e, 0xec, 0xe3, 0x1c, 0x20, \ + 0x9f, 0xfd, 0x1c, 0x59, 0x3b, 0x4a, 0x0a, 0x1e, 0xc1, 0xbf, 0x41, 0xd5, 0x52, 0xe3, \ + 0x1f, 0xbf, 0xce, 0x1c, 0x55, 0x4c, 0x45, 0x02, 0x13, 0xef, 0x0d, 0x1d, 0x22, 0x0e, \ + 0x04, 0x1c, 0xf7, 0x1c, 0xf2, 0x0a, 0xfa, 0x01, 0x04, 0x08, 0x04, 0xf8, 0x2b, 0x0e, \ + 0x03, 0x18, 0xf1, 0xe6, 0xf5, 0xd5, 0xd8, 0x08, 0x2a, 0x07, 0x0b, 0x03, 0x03, 0xfa, \ + 0x06, 0x92, 0x05, 0x12, 0x18, 0xc6, 0xff, 0xd4, 0xc9, 0x06, 0x09, 0xff, 0x09, 0x09, \ + 0x0a, 0xf2, 0xf7, 0x1b, 0x04, 0x24, 0xfe, 0x09, 0x08, 0xda, 0xff, 0xe6, 0x18, 0x12, \ + 0x12, 0xec, 0x00, 0x0d, 0x15, 0xf2, 0x0b, 0x00, 0xf4, 0xf8, 0x07, 0x0b, 0xf5, 0xf0, \ + 0xe9, 0x04, 0xf1, 0x04, 0xf1, 0x12, 0xf1, 0xfd, 0xfc, 0xff, 0x14, 0x0d, 0xf5, 0xef, \ + 0xfd, 0x01, 0xee, 0xfc, 0xf0, 0xee, 0x19, 0x0c, 0x07, 0x16, 0xea, 0x02, 0xf6, 0x02, \ + 0xee, 0x02, 0xec, 0x03, 0xfa, 0xef, 0xf7, 0xfb, 0xf5, 0xf2, 0xed, 0x09, 0x0f, 0xef, \ + 0xfe, 0x0f, 0xd8, 0x0e, 0xe4, 0xbd, 0xcc, 0xf7, 0xf4, 0xe4, 0x0a, 0x01, 0x03, 0x11, \ + 0xfe, 0xf8, 0x1c, 0x09, 0xff, 0x1c, 0x00, 0xfb, 0xfb, 0xe9, 0x1c, 0xfb, 0xda, 0xec, \ + 0x20, 0x8f, 0x38, 0x1e, 0xd2, 0xe4, 0xc8, 0xfa, 0xf1 \ + } +#define BIAS_2 \ + { \ + 0xee, 0x07, 0xe9, 0x37, 0xf8, 0x57, 0x12, 0x34, 0xef, 0xfb, 0x06, 0xb6, 0x10, 0xf3, 0x03, \ + 0xf9, 0x20, 0x01, 0xee, 0x1b, 0xe4, 0xea, 0x1d, 0x02, 0x2d, 0xe9, 0xf8, 0x11, 0x0f, \ + 0x1d, 0xdc, 0xcc, 0xf4, 0x11, 0xee, 0xff, 0xef, 0x08, 0xde, 0xfe, 0xf5, 0x11, 0xd8, \ + 0xff, 0xf9, 0xbc, 0x08, 0x2f, 0x0b, 0xeb, 0xef, 0x07, 0xfd, 0x1d, 0xda, 0xf1, 0xd3, \ + 0xed, 0x03, 0x0c, 0xcf, 0x02, 0xe4, 0x07, 0x0e, 0xf6, 0x08, 0x0e, 0x2c, 0xfb, 0x05, \ + 0x00, 0xfa, 0x01, 0x0f, 0x14, 0xfa, 0xf8, 0x02, 0x1d, 0xfd, 0xf9, 0x0d, 0x30, 0x17, \ + 0x08, 0x07, 0x03, 0xf9, 0x0d, 0xde, 0xf6, 0x10, 0x0e, 0xf1, 0x06, 0xf9, 0x0e, 0x0c, \ + 0xfc, 0x23, 0x0b, 0x0d, 0x05, 0x0c, 0x1b, 0x01, 0x0c, 0x18, 0x35, 0x0f, 0xff, 0xfe, \ + 0xe1, 0x12, 0x03, 0x02, 0x05, 0x0d, 0xfe, 0xec, 0x05, 0x02, 0x14, 0x03, 0xf3, 0x0d, \ + 0x1b, 0x18, 0x46, 0x3f, 0x06, 0xdd, 0x04, 0x20, 0xd7, 0x02, 0xf2, 0x3f, 0xe3, 0x40, \ + 0x29, 0x30, 0x31, 0xfa, 0x12, 0x26, 0x22, 0x14, 0x1f, 0x55, 0x4e, 0xe2, 0x35, 0x0c, \ + 0x0d, 0x3c, 0x23, 0x2d, 0x0a, 0xfb, 0x4e, 0x03, 0x1e, 0xf7, 0x46, 0x19, 0xcf, 0x0f, \ + 0x14, 0x34, 0xf7, 0x0a, 0x53, 0x3b, 0xf4, 0x27, 0x37, 0x5a, 0x24, 0xe9, 0x26, 0xc4, \ + 0x57, 0x0d, 0xfa, 0x05, 0x07, 0x05, 0xf2, 0xed, 0x0d, 0xf0, 0xfe, 0x03, 0x05, 0xf8, \ + 0x09, 0x03, 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0x2b020a16, 0xc454b5e5, \ + 0x5faefa22, 0xda0110f5, 0x1cfb0be1, 0x07f7efe6, 0x0cdfd9ec, 0x181cf3e8, 0xf50f1afd, \ + 0x06f9f221, 0x22e2341a, 0xf12d26fa, 0x08f2ed03, 0xea10eae1, 0xe41c1b29, 0x1223031d, \ + 0x02f8fee0, 0x06fd06e2, 0x00f8e2ee, 0xe616e408, 0x25d21011, 0xd6f8050b, 0x08d809dd, \ + 0xfa0704eb, 0xe31f0f1c, 0xf1df0f1a, 0x0ddf1300, 0xdd1ce004, 0x0bcfd901, 0xdd08e3ca, \ + 0xf6fed9e9, 0xd706e7e1, 0xe71621fc, 0x1dfef621, 0x09f6ea04, 0xe202faee, 0xe71ef719, \ + 0x0ce318e0, 0x05f912e7, 0xf3ecf7f9, 0xe6f7ea08, 0x03e82001, 0xf01ff4f8, 0xf0f81b0b, \ + 0x161e1af3, 0xeee6e8f3, 0x2c2af3ce, 0xfdcefd35, 0xce162210, 0xef0afde3, 0x0a11f625, \ + 0x17dcdedf, 0x19ebfa27, 0x02eaf4ea, 0x223738f4, 0xf7dcddf3, 0xdfe2cec6, 0xf1f0e60c, \ + 0xe8e1df00, 0x16ed000f, 0xf1e3cefd, 0xe3dc0cf8, 0x32dd2a5f, 0xff145623, 0x08142b2a, \ + 0xfce6df17, 0x00182af9, 0x2007ed15, 0xe8190c06, 0xee16eff5, 0xe9dafb19, 0x20e6d713, \ + 0x16ff1818, 0x19d80afb, 0xdd35071f, 0x02161c0f, 0xe901e7fa, 0xf6eafacd, 0x06f8db19, \ + 0xf4daf401, 0x070e01fe, 0x0708ea09, 0x16d0e5f8, 0x0ceaf818, 0xeff9e0e6, 0x0ee8ef01, \ + 0xd7f32eef, 0xfaec2df3, 0x3132f2e0, 0x0cd70df7, 0xec14d2e7, 0xc8cce3e8, 0x00e8221a, \ + 0x00000000 \ + } + +#endif // EXAMPLES_MAX78000_CNN_SPECTRUMSENSE_UNET_DEMO_WEIGHTS_H_ From eb8d242be784b2199c5f78264303d92302155fbe Mon Sep 17 00:00:00 2001 From: Brent Kowal Date: Wed, 16 Apr 2025 09:15:06 -0400 Subject: [PATCH 2/2] Updated model generated code Updated the weights and model code based on the model and training data committed to the ai8x- repos. --- .../TFT/fthr/bmp/template.txt | 2 +- .../CNN/spectrumsense_unet-demo/cnn.c | 2144 +- .../CNN/spectrumsense_unet-demo/cnn.h | 5 +- .../CNN/spectrumsense_unet-demo/sampledata.h | 24960 +++++++--------- .../spectrumsense_unet-demo/sampleoutput.h | 24907 +++++++-------- .../CNN/spectrumsense_unet-demo/softmax.c | 74 +- .../CNN/spectrumsense_unet-demo/weights.h | 19289 ++++++------ 7 files changed, 33374 insertions(+), 38007 deletions(-) diff --git a/Examples/MAX78000/CNN/spectrumsense_unet-demo/TFT/fthr/bmp/template.txt b/Examples/MAX78000/CNN/spectrumsense_unet-demo/TFT/fthr/bmp/template.txt index cb15952f76e..cf4e12b47e5 100644 --- a/Examples/MAX78000/CNN/spectrumsense_unet-demo/TFT/fthr/bmp/template.txt +++ b/Examples/MAX78000/CNN/spectrumsense_unet-demo/TFT/fthr/bmp/template.txt @@ -2,7 +2,7 @@ * * Copyright (C) 2022-2023 Maxim Integrated Products, Inc. (now owned by * Analog Devices, Inc.), - * Copyright (C) 2023-5 Analog Devices, Inc. + * Copyright (C) 2023-2025 Analog Devices, Inc. * * Licensed under the Apache License, Version 2.0 (the "License"); * you may not use this file except in compliance with the License. diff --git a/Examples/MAX78000/CNN/spectrumsense_unet-demo/cnn.c b/Examples/MAX78000/CNN/spectrumsense_unet-demo/cnn.c index 635adfd2692..7d9f790886d 100644 --- a/Examples/MAX78000/CNN/spectrumsense_unet-demo/cnn.c +++ b/Examples/MAX78000/CNN/spectrumsense_unet-demo/cnn.c @@ -18,8 +18,8 @@ * ******************************************************************************/ -// ACRFUNet -// This file was @generated by ai8xize.py --verbose --test-dir AC --prefix ACRFUNet --checkpoint-file pq_qat_best_rfsegment_s352_c2.pth.tar --config-file networks/aisegmentrf-unet-large-fakept.yaml --device MAX78000 --compact-data --mexpress --display-checkpoint --sample-input sample_rfsegment_s352_c2.npy --overlap-data --mlator --no-unload +// spectrumsense +// This file was @generated by ai8xize.py --test-dir sdk/Examples/MAX78000/CNN --prefix spectrumsense --checkpoint-file trained/ai85-spectrumsense-unet-large-fakept-q.pth.tar --config-file networks/spectrumsense-unet-large-fakept.yaml --sample-input tests/sample_spectrumsense_352.npy --energy --device MAX78000 --timer 0 --display-checkpoint --verbose --compact-data --mexpress --overlap-data --mlator --no-unload // DO NOT EDIT - regenerate this file instead! @@ -45,6 +45,8 @@ // Layer 17: 64x88x88, no pooling, conv2d with kernel size 1x1, stride 1/1, pad 0/0, no activation, 64x88x88 output // Layer 18: 64x88x88, no pooling, conv2d with kernel size 1x1, stride 1/1, pad 0/0, no activation, 48x88x88 output +// Final Scales: {0: 0, 1: 0, 2: 0, 3: 0, 4: 0, 5: 0, 6: 0, 7: 0, 8: 0, 9: 0, 10: 0, 11: 0, 12: 0, 13: 0, 14: 0, 15: 0, 16: 0, 17: 0, 18: 2} + #include #include #include @@ -56,58 +58,58 @@ void CNN_ISR(void) { - // Acknowledge interrupt to all quadrants - *((volatile uint32_t *)0x50100000) &= ~((1 << 12) | 1); - *((volatile uint32_t *)0x50500000) &= ~((1 << 12) | 1); - *((volatile uint32_t *)0x50900000) &= ~((1 << 12) | 1); - *((volatile uint32_t *)0x50d00000) &= ~((1 << 12) | 1); + // Acknowledge interrupt to all quadrants + *((volatile uint32_t *) 0x50100000) &= ~((1<<12) | 1); + *((volatile uint32_t *) 0x50500000) &= ~((1<<12) | 1); + *((volatile uint32_t *) 0x50900000) &= ~((1<<12) | 1); + *((volatile uint32_t *) 0x50d00000) &= ~((1<<12) | 1); CNN_COMPLETE; // Signal that processing is complete #ifdef CNN_INFERENCE_TIMER - cnn_time = MXC_TMR_SW_Stop(CNN_INFERENCE_TIMER); + cnn_time = MXC_TMR_SW_Stop(CNN_INFERENCE_TIMER); #else - cnn_time = 1; + cnn_time = 1; #endif } int cnn_continue(void) { - cnn_time = 0; + cnn_time = 0; - *((volatile uint32_t *)0x50100000) |= 1; // Re-enable quadrant 0 + *((volatile uint32_t *) 0x50100000) |= 1; // Re-enable quadrant 0 - return CNN_OK; + return CNN_OK; } int cnn_stop(void) { - *((volatile uint32_t *)0x50100000) &= ~1; // Disable quadrant 0 + *((volatile uint32_t *) 0x50100000) &= ~1; // Disable quadrant 0 - return CNN_OK; + return CNN_OK; } void memcpy32(uint32_t *dst, const uint32_t *src, int n) { - while (n-- > 0) { - *dst++ = *src++; - } + while (n-- > 0) { + *dst++ = *src++; + } } static const uint32_t kernels[] = KERNELS; int cnn_load_weights(void) { - uint32_t len; - volatile uint32_t *addr; - const uint32_t *ptr = kernels; + uint32_t len; + volatile uint32_t *addr; + const uint32_t *ptr = kernels; - while ((addr = (volatile uint32_t *)*ptr++) != 0) { - *((volatile uint8_t *)((uint32_t)addr | 1)) = 0x01; // Set address - len = *ptr++; + while ((addr = (volatile uint32_t *) *ptr++) != 0) { + *((volatile uint8_t *) ((uint32_t) addr | 1)) = 0x01; // Set address + len = *ptr++; while (len-- > 0) *addr++ = *ptr++; - } + } - return CNN_OK; + return CNN_OK; } static const uint8_t bias_0[] = BIAS_0; @@ -117,1125 +119,1127 @@ static const uint8_t bias_3[] = BIAS_3; static void memcpy_8to32(uint32_t *dst, const uint8_t *src, int n) { - while (n-- > 0) { - *dst++ = *src++; - } + while (n-- > 0) { + *dst++ = *src++; + } } int cnn_load_bias(void) { - memcpy_8to32((uint32_t *)0x50108000, bias_0, sizeof(uint8_t) * 216); - memcpy_8to32((uint32_t *)0x50508000, bias_1, sizeof(uint8_t) * 220); - memcpy_8to32((uint32_t *)0x50908000, bias_2, sizeof(uint8_t) * 220); - memcpy_8to32((uint32_t *)0x50d08000, bias_3, sizeof(uint8_t) * 236); + memcpy_8to32((uint32_t *) 0x50108000, bias_0, sizeof(uint8_t) * 216); + memcpy_8to32((uint32_t *) 0x50508000, bias_1, sizeof(uint8_t) * 220); + memcpy_8to32((uint32_t *) 0x50908000, bias_2, sizeof(uint8_t) * 220); + memcpy_8to32((uint32_t *) 0x50d08000, bias_3, sizeof(uint8_t) * 236); - return CNN_OK; + return CNN_OK; } int cnn_init(void) { - *((volatile uint32_t *)0x50001000) = 0x00000000; // AON control - *((volatile uint32_t *)0x50100000) = 0x00100008; // Stop SM - *((volatile uint32_t *)0x50100004) = 0x0000040e; // SRAM control - *((volatile uint32_t *)0x50100008) = 0x00000012; // Layer count - *((volatile uint32_t *)0x50500000) = 0x00100008; // Stop SM - *((volatile uint32_t *)0x50500004) = 0x0000040e; // SRAM control - *((volatile uint32_t *)0x50500008) = 0x00000012; // Layer count - *((volatile uint32_t *)0x50900000) = 0x00100008; // Stop SM - *((volatile uint32_t *)0x50900004) = 0x0000040e; // SRAM control - *((volatile uint32_t *)0x50900008) = 0x00000012; // Layer count - *((volatile uint32_t *)0x50d00000) = 0x00100008; // Stop SM - *((volatile uint32_t *)0x50d00004) = 0x0000040e; // SRAM control - *((volatile uint32_t *)0x50d00008) = 0x00000012; // Layer count - - return CNN_OK; + *((volatile uint32_t *) 0x50001000) = 0x00000000; // AON control + *((volatile uint32_t *) 0x50100000) = 0x00100008; // Stop SM + *((volatile uint32_t *) 0x50100004) = 0x0000040e; // SRAM control + *((volatile uint32_t *) 0x50100008) = 0x00000012; // Layer count + *((volatile uint32_t *) 0x50500000) = 0x00100008; // Stop SM + *((volatile uint32_t *) 0x50500004) = 0x0000040e; // SRAM control + *((volatile uint32_t *) 0x50500008) = 0x00000012; // Layer count + *((volatile uint32_t *) 0x50900000) = 0x00100008; // Stop SM + *((volatile uint32_t *) 0x50900004) = 0x0000040e; // SRAM control + *((volatile uint32_t *) 0x50900008) = 0x00000012; // Layer count + *((volatile uint32_t *) 0x50d00000) = 0x00100008; // Stop SM + *((volatile uint32_t *) 0x50d00004) = 0x0000040e; // SRAM control + *((volatile uint32_t *) 0x50d00008) = 0x00000012; // Layer count + + return CNN_OK; } int cnn_configure(void) { - // Layer 0 quadrant 0 - *((volatile uint32_t *)0x50100010) = 0x00000057; // Rows - *((volatile uint32_t *)0x50100090) = 0x00000057; // Columns - *((volatile uint32_t *)0x50100310) = 0x00000180; // SRAM write ptr - *((volatile uint32_t *)0x50100390) = 0x00000001; // Write ptr time slot offs - *((volatile uint32_t *)0x50100410) = 0x00002000; // Write ptr mask offs - *((volatile uint32_t *)0x50100510) = 0x000001c0; // SRAM read ptr - *((volatile uint32_t *)0x50100590) = 0x00006b20; // Layer control - *((volatile uint32_t *)0x50100a10) = 0x0001f800; // Layer control 2 - *((volatile uint32_t *)0x50100610) = 0x0c600e58; // Mask offset and count - *((volatile uint32_t *)0x50100110) = 0x00000100; // 1D + // Layer 0 quadrant 0 + *((volatile uint32_t *) 0x50100010) = 0x00000057; // Rows + *((volatile uint32_t *) 0x50100090) = 0x00000057; // Columns + *((volatile uint32_t *) 0x50100310) = 0x00000180; // SRAM write ptr + *((volatile uint32_t *) 0x50100390) = 0x00000001; // Write ptr time slot offs + *((volatile uint32_t *) 0x50100410) = 0x00002000; // Write ptr mask offs + *((volatile uint32_t *) 0x50100510) = 0x000001c0; // SRAM read ptr + *((volatile uint32_t *) 0x50100590) = 0x00006b20; // Layer control + *((volatile uint32_t *) 0x50100a10) = 0x0001f800; // Layer control 2 + *((volatile uint32_t *) 0x50100610) = 0x0c600e58; // Mask offset and count + *((volatile uint32_t *) 0x50100110) = 0x00000100; // 1D *((volatile uint32_t *)0x50100790) = 0x00022000; // Post processing register - *((volatile uint32_t *)0x50100710) = 0xffffffff; // Mask and processor enables - - // Layer 0 quadrant 1 - *((volatile uint32_t *)0x50500010) = 0x00000057; // Rows - *((volatile uint32_t *)0x50500090) = 0x00000057; // Columns - *((volatile uint32_t *)0x50500310) = 0x00000180; // SRAM write ptr - *((volatile uint32_t *)0x50500390) = 0x00000001; // Write ptr time slot offs - *((volatile uint32_t *)0x50500410) = 0x00002000; // Write ptr mask offs - *((volatile uint32_t *)0x50500510) = 0x000001c0; // SRAM read ptr - *((volatile uint32_t *)0x50500590) = 0x00000b20; // Layer control - *((volatile uint32_t *)0x50500a10) = 0x0001f800; // Layer control 2 - *((volatile uint32_t *)0x50500610) = 0x0c600e58; // Mask offset and count - *((volatile uint32_t *)0x50500110) = 0x00000100; // 1D + *((volatile uint32_t *) 0x50100710) = 0xffffffff; // Mask and processor enables + + // Layer 0 quadrant 1 + *((volatile uint32_t *) 0x50500010) = 0x00000057; // Rows + *((volatile uint32_t *) 0x50500090) = 0x00000057; // Columns + *((volatile uint32_t *) 0x50500310) = 0x00000180; // SRAM write ptr + *((volatile uint32_t *) 0x50500390) = 0x00000001; // Write ptr time slot offs + *((volatile uint32_t *) 0x50500410) = 0x00002000; // Write ptr mask offs + *((volatile uint32_t *) 0x50500510) = 0x000001c0; // SRAM read ptr + *((volatile uint32_t *) 0x50500590) = 0x00000b20; // Layer control + *((volatile uint32_t *) 0x50500a10) = 0x0001f800; // Layer control 2 + *((volatile uint32_t *) 0x50500610) = 0x0c600e58; // Mask offset and count + *((volatile uint32_t *) 0x50500110) = 0x00000100; // 1D *((volatile uint32_t *)0x50500790) = 0x00023000; // Post processing register - *((volatile uint32_t *)0x50500710) = 0xffffffff; // Mask and processor enables - - // Layer 0 quadrant 2 - *((volatile uint32_t *)0x50900010) = 0x00000057; // Rows - *((volatile uint32_t *)0x50900090) = 0x00000057; // Columns - *((volatile uint32_t *)0x50900310) = 0x00000180; // SRAM write ptr - *((volatile uint32_t *)0x50900390) = 0x00000001; // Write ptr time slot offs - *((volatile uint32_t *)0x50900410) = 0x00002000; // Write ptr mask offs - *((volatile uint32_t *)0x50900510) = 0x000001c0; // SRAM read ptr - *((volatile uint32_t *)0x50900590) = 0x00000b20; // Layer control - *((volatile uint32_t *)0x50900a10) = 0x0001f800; // Layer control 2 - *((volatile uint32_t *)0x50900610) = 0x0c600e58; // Mask offset and count - *((volatile uint32_t *)0x50900110) = 0x00000100; // 1D + *((volatile uint32_t *) 0x50500710) = 0xffffffff; // Mask and processor enables + + // Layer 0 quadrant 2 + *((volatile uint32_t *) 0x50900010) = 0x00000057; // Rows + *((volatile uint32_t *) 0x50900090) = 0x00000057; // Columns + *((volatile uint32_t *) 0x50900310) = 0x00000180; // SRAM write ptr + *((volatile uint32_t *) 0x50900390) = 0x00000001; // Write ptr time slot offs + *((volatile uint32_t *) 0x50900410) = 0x00002000; // Write ptr mask offs + *((volatile uint32_t *) 0x50900510) = 0x000001c0; // SRAM read ptr + *((volatile uint32_t *) 0x50900590) = 0x00000b20; // Layer control + *((volatile uint32_t *) 0x50900a10) = 0x0001f800; // Layer control 2 + *((volatile uint32_t *) 0x50900610) = 0x0c600e58; // Mask offset and count + *((volatile uint32_t *) 0x50900110) = 0x00000100; // 1D *((volatile uint32_t *)0x50900790) = 0x00022000; // Post processing register - *((volatile uint32_t *)0x50900710) = 0xffffffff; // Mask and processor enables - - // Layer 0 quadrant 3 - *((volatile uint32_t *)0x50d00010) = 0x00000057; // Rows - *((volatile uint32_t *)0x50d00090) = 0x00000057; // Columns - *((volatile uint32_t *)0x50d00310) = 0x00000180; // SRAM write ptr - *((volatile uint32_t *)0x50d00390) = 0x00000001; // Write ptr time slot offs - *((volatile uint32_t *)0x50d00410) = 0x00002000; // Write ptr mask offs - *((volatile uint32_t *)0x50d00510) = 0x000001c0; // SRAM read ptr - *((volatile uint32_t *)0x50d00590) = 0x00000b20; // Layer control - *((volatile uint32_t *)0x50d00a10) = 0x0001f800; // Layer control 2 - *((volatile uint32_t *)0x50d00610) = 0x0c600e58; // Mask offset and count - *((volatile uint32_t *)0x50d00110) = 0x00000100; // 1D + *((volatile uint32_t *) 0x50900710) = 0xffffffff; // Mask and processor enables + + // Layer 0 quadrant 3 + *((volatile uint32_t *) 0x50d00010) = 0x00000057; // Rows + *((volatile uint32_t *) 0x50d00090) = 0x00000057; // Columns + *((volatile uint32_t *) 0x50d00310) = 0x00000180; // SRAM write ptr + *((volatile uint32_t *) 0x50d00390) = 0x00000001; // Write ptr time slot offs + *((volatile uint32_t *) 0x50d00410) = 0x00002000; // Write ptr mask offs + *((volatile uint32_t *) 0x50d00510) = 0x000001c0; // SRAM read ptr + *((volatile uint32_t *) 0x50d00590) = 0x00000b20; // Layer control + *((volatile uint32_t *) 0x50d00a10) = 0x0001f800; // Layer control 2 + *((volatile uint32_t *) 0x50d00610) = 0x0c600e58; // Mask offset and count + *((volatile uint32_t *) 0x50d00110) = 0x00000100; // 1D *((volatile uint32_t *)0x50d00790) = 0x00022000; // Post processing register - // Layer 1 quadrant 0 - *((volatile uint32_t *)0x50100014) = 0x00000057; // Rows - *((volatile uint32_t *)0x50100094) = 0x00000057; // Columns - *((volatile uint32_t *)0x50100314) = 0x00000100; // SRAM write ptr - *((volatile uint32_t *)0x50100394) = 0x00000001; // Write ptr time slot offs - *((volatile uint32_t *)0x50100414) = 0x00002000; // Write ptr mask offs - *((volatile uint32_t *)0x50100514) = 0x00000180; // SRAM read ptr - *((volatile uint32_t *)0x50100594) = 0x0000eb20; // Layer control - *((volatile uint32_t *)0x50100a14) = 0x0001f800; // Layer control 2 - *((volatile uint32_t *)0x50100614) = 0x000001f8; // Mask offset and count - *((volatile uint32_t *)0x50100114) = 0x00000100; // 1D - *((volatile uint32_t *)0x50100714) = 0xffffffff; // Mask and processor enables - - // Layer 1 quadrant 1 - *((volatile uint32_t *)0x50500014) = 0x00000057; // Rows - *((volatile uint32_t *)0x50500094) = 0x00000057; // Columns - *((volatile uint32_t *)0x50500314) = 0x00000100; // SRAM write ptr - *((volatile uint32_t *)0x50500394) = 0x00000001; // Write ptr time slot offs - *((volatile uint32_t *)0x50500414) = 0x00002000; // Write ptr mask offs - *((volatile uint32_t *)0x50500514) = 0x00000180; // SRAM read ptr - *((volatile uint32_t *)0x50500594) = 0x00000b20; // Layer control - *((volatile uint32_t *)0x50500a14) = 0x0001f800; // Layer control 2 - *((volatile uint32_t *)0x50500614) = 0x000001f8; // Mask offset and count - *((volatile uint32_t *)0x50500114) = 0x00000100; // 1D - *((volatile uint32_t *)0x50500714) = 0xffffffff; // Mask and processor enables - - // Layer 1 quadrant 2 - *((volatile uint32_t *)0x50900014) = 0x00000057; // Rows - *((volatile uint32_t *)0x50900094) = 0x00000057; // Columns - *((volatile uint32_t *)0x50900314) = 0x00000100; // SRAM write ptr - *((volatile uint32_t *)0x50900394) = 0x00000001; // Write ptr time slot offs - *((volatile uint32_t *)0x50900414) = 0x00002000; // Write ptr mask offs - *((volatile uint32_t *)0x50900514) = 0x00000180; // SRAM read ptr - *((volatile uint32_t *)0x50900594) = 0x00000b20; // Layer control - *((volatile uint32_t *)0x50900a14) = 0x0001f800; // Layer control 2 - *((volatile uint32_t *)0x50900614) = 0x000001f8; // Mask offset and count - *((volatile uint32_t *)0x50900114) = 0x00000100; // 1D - *((volatile uint32_t *)0x50900794) = 0x00001000; // Post processing register - *((volatile uint32_t *)0x50900714) = 0xffffffff; // Mask and processor enables - - // Layer 1 quadrant 3 - *((volatile uint32_t *)0x50d00014) = 0x00000057; // Rows - *((volatile uint32_t *)0x50d00094) = 0x00000057; // Columns - *((volatile uint32_t *)0x50d00314) = 0x00000100; // SRAM write ptr - *((volatile uint32_t *)0x50d00394) = 0x00000001; // Write ptr time slot offs - *((volatile uint32_t *)0x50d00414) = 0x00002000; // Write ptr mask offs - *((volatile uint32_t *)0x50d00514) = 0x00000180; // SRAM read ptr - *((volatile uint32_t *)0x50d00594) = 0x00000b20; // Layer control - *((volatile uint32_t *)0x50d00a14) = 0x0001f800; // Layer control 2 - *((volatile uint32_t *)0x50d00614) = 0x000001f8; // Mask offset and count - *((volatile uint32_t *)0x50d00114) = 0x00000100; // 1D - *((volatile uint32_t *)0x50d00714) = 0xffffffff; // Mask and processor enables - - // Layer 2 quadrant 0 - *((volatile uint32_t *)0x50100018) = 0x00000057; // Rows - *((volatile uint32_t *)0x50100098) = 0x00000057; // Columns - *((volatile uint32_t *)0x50100318) = 0x00000080; // SRAM write ptr - *((volatile uint32_t *)0x50100398) = 0x00000001; // Write ptr time slot offs - *((volatile uint32_t *)0x50100418) = 0x00002000; // Write ptr mask offs - *((volatile uint32_t *)0x50100518) = 0x00000100; // SRAM read ptr - *((volatile uint32_t *)0x50100598) = 0x0000eb20; // Layer control - *((volatile uint32_t *)0x50100a18) = 0x0000f800; // Layer control 2 - *((volatile uint32_t *)0x50100618) = 0x02400338; // Mask offset and count - *((volatile uint32_t *)0x50100118) = 0x00000100; // 1D - *((volatile uint32_t *)0x50100718) = 0xffffffff; // Mask and processor enables - - // Layer 2 quadrant 1 - *((volatile uint32_t *)0x50500018) = 0x00000057; // Rows - *((volatile uint32_t *)0x50500098) = 0x00000057; // Columns - *((volatile uint32_t *)0x50500318) = 0x00000080; // SRAM write ptr - *((volatile uint32_t *)0x50500398) = 0x00000001; // Write ptr time slot offs - *((volatile uint32_t *)0x50500418) = 0x00002000; // Write ptr mask offs - *((volatile uint32_t *)0x50500518) = 0x00000100; // SRAM read ptr - *((volatile uint32_t *)0x50500598) = 0x00000b20; // Layer control - *((volatile uint32_t *)0x50500a18) = 0x0000f800; // Layer control 2 - *((volatile uint32_t *)0x50500618) = 0x02400338; // Mask offset and count - *((volatile uint32_t *)0x50500118) = 0x00000100; // 1D - *((volatile uint32_t *)0x50500718) = 0xffffffff; // Mask and processor enables - - // Layer 2 quadrant 2 - *((volatile uint32_t *)0x50900018) = 0x00000057; // Rows - *((volatile uint32_t *)0x50900098) = 0x00000057; // Columns - *((volatile uint32_t *)0x50900318) = 0x00000080; // SRAM write ptr - *((volatile uint32_t *)0x50900398) = 0x00000001; // Write ptr time slot offs - *((volatile uint32_t *)0x50900418) = 0x00002000; // Write ptr mask offs - *((volatile uint32_t *)0x50900518) = 0x00000100; // SRAM read ptr - *((volatile uint32_t *)0x50900598) = 0x00000b20; // Layer control - *((volatile uint32_t *)0x50900a18) = 0x0000f800; // Layer control 2 - *((volatile uint32_t *)0x50900618) = 0x02400338; // Mask offset and count - *((volatile uint32_t *)0x50900118) = 0x00000100; // 1D - *((volatile uint32_t *)0x50900718) = 0xffffffff; // Mask and processor enables - - // Layer 2 quadrant 3 - *((volatile uint32_t *)0x50d00018) = 0x00000057; // Rows - *((volatile uint32_t *)0x50d00098) = 0x00000057; // Columns - *((volatile uint32_t *)0x50d00318) = 0x00000080; // SRAM write ptr - *((volatile uint32_t *)0x50d00398) = 0x00000001; // Write ptr time slot offs - *((volatile uint32_t *)0x50d00418) = 0x00002000; // Write ptr mask offs - *((volatile uint32_t *)0x50d00518) = 0x00000100; // SRAM read ptr - *((volatile uint32_t *)0x50d00598) = 0x00000b20; // Layer control - *((volatile uint32_t *)0x50d00a18) = 0x0000f800; // Layer control 2 - *((volatile uint32_t *)0x50d00618) = 0x02400338; // Mask offset and count - *((volatile uint32_t *)0x50d00118) = 0x00000100; // 1D - *((volatile uint32_t *)0x50d00798) = 0x000010b0; // Post processing register - *((volatile uint32_t *)0x50d00718) = 0xffffffff; // Mask and processor enables - - // Layer 3 quadrant 0 - *((volatile uint32_t *)0x5010001c) = 0x00010059; // Rows - *((volatile uint32_t *)0x5010009c) = 0x00010059; // Columns - *((volatile uint32_t *)0x5010031c) = 0x0001c000; // SRAM write ptr - *((volatile uint32_t *)0x5010041c) = 0x00002000; // Write ptr mask offs - *((volatile uint32_t *)0x5010051c) = 0x00000080; // SRAM read ptr - *((volatile uint32_t *)0x5010059c) = 0x00002b20; // Layer control - *((volatile uint32_t *)0x50100a1c) = 0x00003800; // Layer control 2 - *((volatile uint32_t *)0x5010061c) = 0x01a001d8; // Mask offset and count - *((volatile uint32_t *)0x5010069c) = 0x00000057; // TRAM ptr max - *((volatile uint32_t *)0x5010079c) = 0x00024000; // Post processing register - *((volatile uint32_t *)0x5010071c) = 0xffffffff; // Mask and processor enables - - // Layer 3 quadrant 1 - *((volatile uint32_t *)0x5050001c) = 0x00010059; // Rows - *((volatile uint32_t *)0x5050009c) = 0x00010059; // Columns - *((volatile uint32_t *)0x5050031c) = 0x0001c000; // SRAM write ptr - *((volatile uint32_t *)0x5050041c) = 0x00002000; // Write ptr mask offs - *((volatile uint32_t *)0x5050051c) = 0x00000080; // SRAM read ptr - *((volatile uint32_t *)0x5050059c) = 0x00000b20; // Layer control - *((volatile uint32_t *)0x50500a1c) = 0x00003800; // Layer control 2 - *((volatile uint32_t *)0x5050061c) = 0x01a001d8; // Mask offset and count - *((volatile uint32_t *)0x5050069c) = 0x00000057; // TRAM ptr max - *((volatile uint32_t *)0x5050079c) = 0x000250d4; // Post processing register - *((volatile uint32_t *)0x5050071c) = 0xffffffff; // Mask and processor enables - - // Layer 3 quadrant 2 - *((volatile uint32_t *)0x5090001c) = 0x00010059; // Rows - *((volatile uint32_t *)0x5090009c) = 0x00010059; // Columns - *((volatile uint32_t *)0x5090031c) = 0x0001c000; // SRAM write ptr - *((volatile uint32_t *)0x5090041c) = 0x00002000; // Write ptr mask offs - *((volatile uint32_t *)0x5090051c) = 0x00000080; // SRAM read ptr - *((volatile uint32_t *)0x5090059c) = 0x00000b20; // Layer control - *((volatile uint32_t *)0x50900a1c) = 0x00003800; // Layer control 2 - *((volatile uint32_t *)0x5090061c) = 0x01a001d8; // Mask offset and count - *((volatile uint32_t *)0x5090069c) = 0x00000057; // TRAM ptr max - *((volatile uint32_t *)0x5090079c) = 0x00024000; // Post processing register - - // Layer 3 quadrant 3 - *((volatile uint32_t *)0x50d0001c) = 0x00010059; // Rows - *((volatile uint32_t *)0x50d0009c) = 0x00010059; // Columns - *((volatile uint32_t *)0x50d0031c) = 0x0001c000; // SRAM write ptr - *((volatile uint32_t *)0x50d0041c) = 0x00002000; // Write ptr mask offs - *((volatile uint32_t *)0x50d0051c) = 0x00000080; // SRAM read ptr - *((volatile uint32_t *)0x50d0059c) = 0x00000b20; // Layer control - *((volatile uint32_t *)0x50d00a1c) = 0x00003800; // Layer control 2 - *((volatile uint32_t *)0x50d0061c) = 0x01a001d8; // Mask offset and count - *((volatile uint32_t *)0x50d0069c) = 0x00000057; // TRAM ptr max - *((volatile uint32_t *)0x50d0079c) = 0x00024000; // Post processing register - - // Layer 4 quadrant 0 - *((volatile uint32_t *)0x50100020) = 0x00010059; // Rows - *((volatile uint32_t *)0x501000a0) = 0x00010059; // Columns - *((volatile uint32_t *)0x501001a0) = 0x00000001; // Pooling rows - *((volatile uint32_t *)0x50100220) = 0x00000001; // Pooling columns - *((volatile uint32_t *)0x501002a0) = 0x00000001; // Stride - *((volatile uint32_t *)0x50100320) = 0x0000e000; // SRAM write ptr - *((volatile uint32_t *)0x50100420) = 0x00002000; // Write ptr mask offs - *((volatile uint32_t *)0x501005a0) = 0x0000aba0; // Layer control - *((volatile uint32_t *)0x50100a20) = 0x0000d800; // Layer control 2 - *((volatile uint32_t *)0x50100620) = 0x01600238; // Mask offset and count - *((volatile uint32_t *)0x501006a0) = 0x0000002b; // TRAM ptr max - - // Layer 4 quadrant 1 - *((volatile uint32_t *)0x50500020) = 0x00010059; // Rows - *((volatile uint32_t *)0x505000a0) = 0x00010059; // Columns - *((volatile uint32_t *)0x505001a0) = 0x00000001; // Pooling rows - *((volatile uint32_t *)0x50500220) = 0x00000001; // Pooling columns - *((volatile uint32_t *)0x505002a0) = 0x00000001; // Stride - *((volatile uint32_t *)0x50500320) = 0x0000e000; // SRAM write ptr - *((volatile uint32_t *)0x50500420) = 0x00002000; // Write ptr mask offs - *((volatile uint32_t *)0x505005a0) = 0x00000ba0; // Layer control - *((volatile uint32_t *)0x50500a20) = 0x0000d800; // Layer control 2 - *((volatile uint32_t *)0x50500620) = 0x01600238; // Mask offset and count - *((volatile uint32_t *)0x505006a0) = 0x0000002b; // TRAM ptr max - *((volatile uint32_t *)0x505007a0) = 0x000010b8; // Post processing register - - // Layer 4 quadrant 2 - *((volatile uint32_t *)0x50900020) = 0x00010059; // Rows - *((volatile uint32_t *)0x509000a0) = 0x00010059; // Columns - *((volatile uint32_t *)0x509001a0) = 0x00000001; // Pooling rows - *((volatile uint32_t *)0x50900220) = 0x00000001; // Pooling columns - *((volatile uint32_t *)0x509002a0) = 0x00000001; // Stride - *((volatile uint32_t *)0x50900320) = 0x0000e000; // SRAM write ptr - *((volatile uint32_t *)0x50900420) = 0x00002000; // Write ptr mask offs - *((volatile uint32_t *)0x509005a0) = 0x00000ba0; // Layer control - *((volatile uint32_t *)0x50900a20) = 0x0000d800; // Layer control 2 - *((volatile uint32_t *)0x50900620) = 0x01600238; // Mask offset and count - *((volatile uint32_t *)0x509006a0) = 0x0000002b; // TRAM ptr max - - // Layer 4 quadrant 3 - *((volatile uint32_t *)0x50d00020) = 0x00010059; // Rows - *((volatile uint32_t *)0x50d000a0) = 0x00010059; // Columns - *((volatile uint32_t *)0x50d001a0) = 0x00000001; // Pooling rows - *((volatile uint32_t *)0x50d00220) = 0x00000001; // Pooling columns - *((volatile uint32_t *)0x50d002a0) = 0x00000001; // Stride - *((volatile uint32_t *)0x50d00320) = 0x0000e000; // SRAM write ptr - *((volatile uint32_t *)0x50d00420) = 0x00002000; // Write ptr mask offs - *((volatile uint32_t *)0x50d005a0) = 0x00000ba0; // Layer control - *((volatile uint32_t *)0x50d00a20) = 0x0000d800; // Layer control 2 - *((volatile uint32_t *)0x50d00620) = 0x01600238; // Mask offset and count - *((volatile uint32_t *)0x50d006a0) = 0x0000002b; // TRAM ptr max - *((volatile uint32_t *)0x50d00720) = 0xff00ff00; // Mask and processor enables - - // Layer 5 quadrant 0 - *((volatile uint32_t *)0x50100024) = 0x0001002d; // Rows - *((volatile uint32_t *)0x501000a4) = 0x0001002d; // Columns - *((volatile uint32_t *)0x501001a4) = 0x00000001; // Pooling rows - *((volatile uint32_t *)0x50100224) = 0x00000001; // Pooling columns - *((volatile uint32_t *)0x501002a4) = 0x00000001; // Stride - *((volatile uint32_t *)0x50100324) = 0x00001400; // SRAM write ptr - *((volatile uint32_t *)0x50100424) = 0x00002000; // Write ptr mask offs - *((volatile uint32_t *)0x501005a4) = 0x0000eba0; // Layer control - *((volatile uint32_t *)0x50100a24) = 0x0001b800; // Layer control 2 - *((volatile uint32_t *)0x50100624) = 0x01e00398; // Mask offset and count - *((volatile uint32_t *)0x501006a4) = 0x00000015; // TRAM ptr max + // Layer 1 quadrant 0 + *((volatile uint32_t *) 0x50100014) = 0x00000057; // Rows + *((volatile uint32_t *) 0x50100094) = 0x00000057; // Columns + *((volatile uint32_t *) 0x50100314) = 0x00000100; // SRAM write ptr + *((volatile uint32_t *) 0x50100394) = 0x00000001; // Write ptr time slot offs + *((volatile uint32_t *) 0x50100414) = 0x00002000; // Write ptr mask offs + *((volatile uint32_t *) 0x50100514) = 0x00000180; // SRAM read ptr + *((volatile uint32_t *) 0x50100594) = 0x0000eb20; // Layer control + *((volatile uint32_t *) 0x50100a14) = 0x0001f800; // Layer control 2 + *((volatile uint32_t *) 0x50100614) = 0x000001f8; // Mask offset and count + *((volatile uint32_t *) 0x50100114) = 0x00000100; // 1D + *((volatile uint32_t *) 0x50100714) = 0xffffffff; // Mask and processor enables + + // Layer 1 quadrant 1 + *((volatile uint32_t *) 0x50500014) = 0x00000057; // Rows + *((volatile uint32_t *) 0x50500094) = 0x00000057; // Columns + *((volatile uint32_t *) 0x50500314) = 0x00000100; // SRAM write ptr + *((volatile uint32_t *) 0x50500394) = 0x00000001; // Write ptr time slot offs + *((volatile uint32_t *) 0x50500414) = 0x00002000; // Write ptr mask offs + *((volatile uint32_t *) 0x50500514) = 0x00000180; // SRAM read ptr + *((volatile uint32_t *) 0x50500594) = 0x00000b20; // Layer control + *((volatile uint32_t *) 0x50500a14) = 0x0001f800; // Layer control 2 + *((volatile uint32_t *) 0x50500614) = 0x000001f8; // Mask offset and count + *((volatile uint32_t *) 0x50500114) = 0x00000100; // 1D + *((volatile uint32_t *) 0x50500714) = 0xffffffff; // Mask and processor enables + + // Layer 1 quadrant 2 + *((volatile uint32_t *) 0x50900014) = 0x00000057; // Rows + *((volatile uint32_t *) 0x50900094) = 0x00000057; // Columns + *((volatile uint32_t *) 0x50900314) = 0x00000100; // SRAM write ptr + *((volatile uint32_t *) 0x50900394) = 0x00000001; // Write ptr time slot offs + *((volatile uint32_t *) 0x50900414) = 0x00002000; // Write ptr mask offs + *((volatile uint32_t *) 0x50900514) = 0x00000180; // SRAM read ptr + *((volatile uint32_t *) 0x50900594) = 0x00000b20; // Layer control + *((volatile uint32_t *) 0x50900a14) = 0x0001f800; // Layer control 2 + *((volatile uint32_t *) 0x50900614) = 0x000001f8; // Mask offset and count + *((volatile uint32_t *) 0x50900114) = 0x00000100; // 1D + *((volatile uint32_t *) 0x50900794) = 0x00001000; // Post processing register + *((volatile uint32_t *) 0x50900714) = 0xffffffff; // Mask and processor enables + + // Layer 1 quadrant 3 + *((volatile uint32_t *) 0x50d00014) = 0x00000057; // Rows + *((volatile uint32_t *) 0x50d00094) = 0x00000057; // Columns + *((volatile uint32_t *) 0x50d00314) = 0x00000100; // SRAM write ptr + *((volatile uint32_t *) 0x50d00394) = 0x00000001; // Write ptr time slot offs + *((volatile uint32_t *) 0x50d00414) = 0x00002000; // Write ptr mask offs + *((volatile uint32_t *) 0x50d00514) = 0x00000180; // SRAM read ptr + *((volatile uint32_t *) 0x50d00594) = 0x00000b20; // Layer control + *((volatile uint32_t *) 0x50d00a14) = 0x0001f800; // Layer control 2 + *((volatile uint32_t *) 0x50d00614) = 0x000001f8; // Mask offset and count + *((volatile uint32_t *) 0x50d00114) = 0x00000100; // 1D + *((volatile uint32_t *) 0x50d00714) = 0xffffffff; // Mask and processor enables + + // Layer 2 quadrant 0 + *((volatile uint32_t *) 0x50100018) = 0x00000057; // Rows + *((volatile uint32_t *) 0x50100098) = 0x00000057; // Columns + *((volatile uint32_t *) 0x50100318) = 0x00000080; // SRAM write ptr + *((volatile uint32_t *) 0x50100398) = 0x00000001; // Write ptr time slot offs + *((volatile uint32_t *) 0x50100418) = 0x00002000; // Write ptr mask offs + *((volatile uint32_t *) 0x50100518) = 0x00000100; // SRAM read ptr + *((volatile uint32_t *) 0x50100598) = 0x0000eb20; // Layer control + *((volatile uint32_t *) 0x50100a18) = 0x0000f800; // Layer control 2 + *((volatile uint32_t *) 0x50100618) = 0x02400338; // Mask offset and count + *((volatile uint32_t *) 0x50100118) = 0x00000100; // 1D + *((volatile uint32_t *) 0x50100718) = 0xffffffff; // Mask and processor enables + + // Layer 2 quadrant 1 + *((volatile uint32_t *) 0x50500018) = 0x00000057; // Rows + *((volatile uint32_t *) 0x50500098) = 0x00000057; // Columns + *((volatile uint32_t *) 0x50500318) = 0x00000080; // SRAM write ptr + *((volatile uint32_t *) 0x50500398) = 0x00000001; // Write ptr time slot offs + *((volatile uint32_t *) 0x50500418) = 0x00002000; // Write ptr mask offs + *((volatile uint32_t *) 0x50500518) = 0x00000100; // SRAM read ptr + *((volatile uint32_t *) 0x50500598) = 0x00000b20; // Layer control + *((volatile uint32_t *) 0x50500a18) = 0x0000f800; // Layer control 2 + *((volatile uint32_t *) 0x50500618) = 0x02400338; // Mask offset and count + *((volatile uint32_t *) 0x50500118) = 0x00000100; // 1D + *((volatile uint32_t *) 0x50500718) = 0xffffffff; // Mask and processor enables + + // Layer 2 quadrant 2 + *((volatile uint32_t *) 0x50900018) = 0x00000057; // Rows + *((volatile uint32_t *) 0x50900098) = 0x00000057; // Columns + *((volatile uint32_t *) 0x50900318) = 0x00000080; // SRAM write ptr + *((volatile uint32_t *) 0x50900398) = 0x00000001; // Write ptr time slot offs + *((volatile uint32_t *) 0x50900418) = 0x00002000; // Write ptr mask offs + *((volatile uint32_t *) 0x50900518) = 0x00000100; // SRAM read ptr + *((volatile uint32_t *) 0x50900598) = 0x00000b20; // Layer control + *((volatile uint32_t *) 0x50900a18) = 0x0000f800; // Layer control 2 + *((volatile uint32_t *) 0x50900618) = 0x02400338; // Mask offset and count + *((volatile uint32_t *) 0x50900118) = 0x00000100; // 1D + *((volatile uint32_t *) 0x50900718) = 0xffffffff; // Mask and processor enables + + // Layer 2 quadrant 3 + *((volatile uint32_t *) 0x50d00018) = 0x00000057; // Rows + *((volatile uint32_t *) 0x50d00098) = 0x00000057; // Columns + *((volatile uint32_t *) 0x50d00318) = 0x00000080; // SRAM write ptr + *((volatile uint32_t *) 0x50d00398) = 0x00000001; // Write ptr time slot offs + *((volatile uint32_t *) 0x50d00418) = 0x00002000; // Write ptr mask offs + *((volatile uint32_t *) 0x50d00518) = 0x00000100; // SRAM read ptr + *((volatile uint32_t *) 0x50d00598) = 0x00000b20; // Layer control + *((volatile uint32_t *) 0x50d00a18) = 0x0000f800; // Layer control 2 + *((volatile uint32_t *) 0x50d00618) = 0x02400338; // Mask offset and count + *((volatile uint32_t *) 0x50d00118) = 0x00000100; // 1D + *((volatile uint32_t *) 0x50d00798) = 0x000010b0; // Post processing register + *((volatile uint32_t *) 0x50d00718) = 0xffffffff; // Mask and processor enables + + // Layer 3 quadrant 0 + *((volatile uint32_t *) 0x5010001c) = 0x00010059; // Rows + *((volatile uint32_t *) 0x5010009c) = 0x00010059; // Columns + *((volatile uint32_t *) 0x5010031c) = 0x0001c000; // SRAM write ptr + *((volatile uint32_t *) 0x5010041c) = 0x00002000; // Write ptr mask offs + *((volatile uint32_t *) 0x5010051c) = 0x00000080; // SRAM read ptr + *((volatile uint32_t *) 0x5010059c) = 0x00002b20; // Layer control + *((volatile uint32_t *) 0x50100a1c) = 0x00003800; // Layer control 2 + *((volatile uint32_t *) 0x5010061c) = 0x01a001d8; // Mask offset and count + *((volatile uint32_t *) 0x5010069c) = 0x00000057; // TRAM ptr max + *((volatile uint32_t *) 0x5010079c) = 0x00024000; // Post processing register + *((volatile uint32_t *) 0x5010071c) = 0xffffffff; // Mask and processor enables + + // Layer 3 quadrant 1 + *((volatile uint32_t *) 0x5050001c) = 0x00010059; // Rows + *((volatile uint32_t *) 0x5050009c) = 0x00010059; // Columns + *((volatile uint32_t *) 0x5050031c) = 0x0001c000; // SRAM write ptr + *((volatile uint32_t *) 0x5050041c) = 0x00002000; // Write ptr mask offs + *((volatile uint32_t *) 0x5050051c) = 0x00000080; // SRAM read ptr + *((volatile uint32_t *) 0x5050059c) = 0x00000b20; // Layer control + *((volatile uint32_t *) 0x50500a1c) = 0x00003800; // Layer control 2 + *((volatile uint32_t *) 0x5050061c) = 0x01a001d8; // Mask offset and count + *((volatile uint32_t *) 0x5050069c) = 0x00000057; // TRAM ptr max + *((volatile uint32_t *) 0x5050079c) = 0x000250d4; // Post processing register + *((volatile uint32_t *) 0x5050071c) = 0xffffffff; // Mask and processor enables + + // Layer 3 quadrant 2 + *((volatile uint32_t *) 0x5090001c) = 0x00010059; // Rows + *((volatile uint32_t *) 0x5090009c) = 0x00010059; // Columns + *((volatile uint32_t *) 0x5090031c) = 0x0001c000; // SRAM write ptr + *((volatile uint32_t *) 0x5090041c) = 0x00002000; // Write ptr mask offs + *((volatile uint32_t *) 0x5090051c) = 0x00000080; // SRAM read ptr + *((volatile uint32_t *) 0x5090059c) = 0x00000b20; // Layer control + *((volatile uint32_t *) 0x50900a1c) = 0x00003800; // Layer control 2 + *((volatile uint32_t *) 0x5090061c) = 0x01a001d8; // Mask offset and count + *((volatile uint32_t *) 0x5090069c) = 0x00000057; // TRAM ptr max + *((volatile uint32_t *) 0x5090079c) = 0x00024000; // Post processing register + + // Layer 3 quadrant 3 + *((volatile uint32_t *) 0x50d0001c) = 0x00010059; // Rows + *((volatile uint32_t *) 0x50d0009c) = 0x00010059; // Columns + *((volatile uint32_t *) 0x50d0031c) = 0x0001c000; // SRAM write ptr + *((volatile uint32_t *) 0x50d0041c) = 0x00002000; // Write ptr mask offs + *((volatile uint32_t *) 0x50d0051c) = 0x00000080; // SRAM read ptr + *((volatile uint32_t *) 0x50d0059c) = 0x00000b20; // Layer control + *((volatile uint32_t *) 0x50d00a1c) = 0x00003800; // Layer control 2 + *((volatile uint32_t *) 0x50d0061c) = 0x01a001d8; // Mask offset and count + *((volatile uint32_t *) 0x50d0069c) = 0x00000057; // TRAM ptr max + *((volatile uint32_t *) 0x50d0079c) = 0x00024000; // Post processing register + + // Layer 4 quadrant 0 + *((volatile uint32_t *) 0x50100020) = 0x00010059; // Rows + *((volatile uint32_t *) 0x501000a0) = 0x00010059; // Columns + *((volatile uint32_t *) 0x501001a0) = 0x00000001; // Pooling rows + *((volatile uint32_t *) 0x50100220) = 0x00000001; // Pooling columns + *((volatile uint32_t *) 0x501002a0) = 0x00000001; // Stride + *((volatile uint32_t *) 0x50100320) = 0x0000e000; // SRAM write ptr + *((volatile uint32_t *) 0x50100420) = 0x00002000; // Write ptr mask offs + *((volatile uint32_t *) 0x501005a0) = 0x0000aba0; // Layer control + *((volatile uint32_t *) 0x50100a20) = 0x0000d800; // Layer control 2 + *((volatile uint32_t *) 0x50100620) = 0x01600238; // Mask offset and count + *((volatile uint32_t *) 0x501006a0) = 0x0000002b; // TRAM ptr max + + // Layer 4 quadrant 1 + *((volatile uint32_t *) 0x50500020) = 0x00010059; // Rows + *((volatile uint32_t *) 0x505000a0) = 0x00010059; // Columns + *((volatile uint32_t *) 0x505001a0) = 0x00000001; // Pooling rows + *((volatile uint32_t *) 0x50500220) = 0x00000001; // Pooling columns + *((volatile uint32_t *) 0x505002a0) = 0x00000001; // Stride + *((volatile uint32_t *) 0x50500320) = 0x0000e000; // SRAM write ptr + *((volatile uint32_t *) 0x50500420) = 0x00002000; // Write ptr mask offs + *((volatile uint32_t *) 0x505005a0) = 0x00000ba0; // Layer control + *((volatile uint32_t *) 0x50500a20) = 0x0000d800; // Layer control 2 + *((volatile uint32_t *) 0x50500620) = 0x01600238; // Mask offset and count + *((volatile uint32_t *) 0x505006a0) = 0x0000002b; // TRAM ptr max + *((volatile uint32_t *) 0x505007a0) = 0x000010b8; // Post processing register + + // Layer 4 quadrant 2 + *((volatile uint32_t *) 0x50900020) = 0x00010059; // Rows + *((volatile uint32_t *) 0x509000a0) = 0x00010059; // Columns + *((volatile uint32_t *) 0x509001a0) = 0x00000001; // Pooling rows + *((volatile uint32_t *) 0x50900220) = 0x00000001; // Pooling columns + *((volatile uint32_t *) 0x509002a0) = 0x00000001; // Stride + *((volatile uint32_t *) 0x50900320) = 0x0000e000; // SRAM write ptr + *((volatile uint32_t *) 0x50900420) = 0x00002000; // Write ptr mask offs + *((volatile uint32_t *) 0x509005a0) = 0x00000ba0; // Layer control + *((volatile uint32_t *) 0x50900a20) = 0x0000d800; // Layer control 2 + *((volatile uint32_t *) 0x50900620) = 0x01600238; // Mask offset and count + *((volatile uint32_t *) 0x509006a0) = 0x0000002b; // TRAM ptr max + + // Layer 4 quadrant 3 + *((volatile uint32_t *) 0x50d00020) = 0x00010059; // Rows + *((volatile uint32_t *) 0x50d000a0) = 0x00010059; // Columns + *((volatile uint32_t *) 0x50d001a0) = 0x00000001; // Pooling rows + *((volatile uint32_t *) 0x50d00220) = 0x00000001; // Pooling columns + *((volatile uint32_t *) 0x50d002a0) = 0x00000001; // Stride + *((volatile uint32_t *) 0x50d00320) = 0x0000e000; // SRAM write ptr + *((volatile uint32_t *) 0x50d00420) = 0x00002000; // Write ptr mask offs + *((volatile uint32_t *) 0x50d005a0) = 0x00000ba0; // Layer control + *((volatile uint32_t *) 0x50d00a20) = 0x0000d800; // Layer control 2 + *((volatile uint32_t *) 0x50d00620) = 0x01600238; // Mask offset and count + *((volatile uint32_t *) 0x50d006a0) = 0x0000002b; // TRAM ptr max + *((volatile uint32_t *) 0x50d00720) = 0xff00ff00; // Mask and processor enables + + // Layer 5 quadrant 0 + *((volatile uint32_t *) 0x50100024) = 0x0001002d; // Rows + *((volatile uint32_t *) 0x501000a4) = 0x0001002d; // Columns + *((volatile uint32_t *) 0x501001a4) = 0x00000001; // Pooling rows + *((volatile uint32_t *) 0x50100224) = 0x00000001; // Pooling columns + *((volatile uint32_t *) 0x501002a4) = 0x00000001; // Stride + *((volatile uint32_t *) 0x50100324) = 0x00001400; // SRAM write ptr + *((volatile uint32_t *) 0x50100424) = 0x00002000; // Write ptr mask offs + *((volatile uint32_t *) 0x501005a4) = 0x0000eba0; // Layer control + *((volatile uint32_t *) 0x50100a24) = 0x0001b800; // Layer control 2 + *((volatile uint32_t *) 0x50100624) = 0x01e00398; // Mask offset and count + *((volatile uint32_t *) 0x501006a4) = 0x00000015; // TRAM ptr max *((volatile uint32_t *)0x501007a4) = 0x00023070; // Post processing register - // Layer 5 quadrant 1 - *((volatile uint32_t *)0x50500024) = 0x0001002d; // Rows - *((volatile uint32_t *)0x505000a4) = 0x0001002d; // Columns - *((volatile uint32_t *)0x505001a4) = 0x00000001; // Pooling rows - *((volatile uint32_t *)0x50500224) = 0x00000001; // Pooling columns - *((volatile uint32_t *)0x505002a4) = 0x00000001; // Stride - *((volatile uint32_t *)0x50500324) = 0x00001400; // SRAM write ptr - *((volatile uint32_t *)0x50500424) = 0x00002000; // Write ptr mask offs - *((volatile uint32_t *)0x505005a4) = 0x00000ba0; // Layer control - *((volatile uint32_t *)0x50500a24) = 0x0001b800; // Layer control 2 - *((volatile uint32_t *)0x50500624) = 0x01e00398; // Mask offset and count - *((volatile uint32_t *)0x505006a4) = 0x00000015; // TRAM ptr max + // Layer 5 quadrant 1 + *((volatile uint32_t *) 0x50500024) = 0x0001002d; // Rows + *((volatile uint32_t *) 0x505000a4) = 0x0001002d; // Columns + *((volatile uint32_t *) 0x505001a4) = 0x00000001; // Pooling rows + *((volatile uint32_t *) 0x50500224) = 0x00000001; // Pooling columns + *((volatile uint32_t *) 0x505002a4) = 0x00000001; // Stride + *((volatile uint32_t *) 0x50500324) = 0x00001400; // SRAM write ptr + *((volatile uint32_t *) 0x50500424) = 0x00002000; // Write ptr mask offs + *((volatile uint32_t *) 0x505005a4) = 0x00000ba0; // Layer control + *((volatile uint32_t *) 0x50500a24) = 0x0001b800; // Layer control 2 + *((volatile uint32_t *) 0x50500624) = 0x01e00398; // Mask offset and count + *((volatile uint32_t *) 0x505006a4) = 0x00000015; // TRAM ptr max *((volatile uint32_t *)0x505007a4) = 0x00022000; // Post processing register - *((volatile uint32_t *)0x50500724) = 0xf000f000; // Mask and processor enables - - // Layer 5 quadrant 2 - *((volatile uint32_t *)0x50900024) = 0x0001002d; // Rows - *((volatile uint32_t *)0x509000a4) = 0x0001002d; // Columns - *((volatile uint32_t *)0x509001a4) = 0x00000001; // Pooling rows - *((volatile uint32_t *)0x50900224) = 0x00000001; // Pooling columns - *((volatile uint32_t *)0x509002a4) = 0x00000001; // Stride - *((volatile uint32_t *)0x50900324) = 0x00001400; // SRAM write ptr - *((volatile uint32_t *)0x50900424) = 0x00002000; // Write ptr mask offs - *((volatile uint32_t *)0x509005a4) = 0x00000ba0; // Layer control - *((volatile uint32_t *)0x50900a24) = 0x0001b800; // Layer control 2 - *((volatile uint32_t *)0x50900624) = 0x01e00398; // Mask offset and count - *((volatile uint32_t *)0x509006a4) = 0x00000015; // TRAM ptr max + *((volatile uint32_t *) 0x50500724) = 0xf000f000; // Mask and processor enables + + // Layer 5 quadrant 2 + *((volatile uint32_t *) 0x50900024) = 0x0001002d; // Rows + *((volatile uint32_t *) 0x509000a4) = 0x0001002d; // Columns + *((volatile uint32_t *) 0x509001a4) = 0x00000001; // Pooling rows + *((volatile uint32_t *) 0x50900224) = 0x00000001; // Pooling columns + *((volatile uint32_t *) 0x509002a4) = 0x00000001; // Stride + *((volatile uint32_t *) 0x50900324) = 0x00001400; // SRAM write ptr + *((volatile uint32_t *) 0x50900424) = 0x00002000; // Write ptr mask offs + *((volatile uint32_t *) 0x509005a4) = 0x00000ba0; // Layer control + *((volatile uint32_t *) 0x50900a24) = 0x0001b800; // Layer control 2 + *((volatile uint32_t *) 0x50900624) = 0x01e00398; // Mask offset and count + *((volatile uint32_t *) 0x509006a4) = 0x00000015; // TRAM ptr max *((volatile uint32_t *)0x509007a4) = 0x00022000; // Post processing register - *((volatile uint32_t *)0x50900724) = 0xffffffff; // Mask and processor enables - - // Layer 5 quadrant 3 - *((volatile uint32_t *)0x50d00024) = 0x0001002d; // Rows - *((volatile uint32_t *)0x50d000a4) = 0x0001002d; // Columns - *((volatile uint32_t *)0x50d001a4) = 0x00000001; // Pooling rows - *((volatile uint32_t *)0x50d00224) = 0x00000001; // Pooling columns - *((volatile uint32_t *)0x50d002a4) = 0x00000001; // Stride - *((volatile uint32_t *)0x50d00324) = 0x00001400; // SRAM write ptr - *((volatile uint32_t *)0x50d00424) = 0x00002000; // Write ptr mask offs - *((volatile uint32_t *)0x50d005a4) = 0x00000ba0; // Layer control - *((volatile uint32_t *)0x50d00a24) = 0x0001b800; // Layer control 2 - *((volatile uint32_t *)0x50d00624) = 0x01e00398; // Mask offset and count - *((volatile uint32_t *)0x50d006a4) = 0x00000015; // TRAM ptr max + *((volatile uint32_t *) 0x50900724) = 0xffffffff; // Mask and processor enables + + // Layer 5 quadrant 3 + *((volatile uint32_t *) 0x50d00024) = 0x0001002d; // Rows + *((volatile uint32_t *) 0x50d000a4) = 0x0001002d; // Columns + *((volatile uint32_t *) 0x50d001a4) = 0x00000001; // Pooling rows + *((volatile uint32_t *) 0x50d00224) = 0x00000001; // Pooling columns + *((volatile uint32_t *) 0x50d002a4) = 0x00000001; // Stride + *((volatile uint32_t *) 0x50d00324) = 0x00001400; // SRAM write ptr + *((volatile uint32_t *) 0x50d00424) = 0x00002000; // Write ptr mask offs + *((volatile uint32_t *) 0x50d005a4) = 0x00000ba0; // Layer control + *((volatile uint32_t *) 0x50d00a24) = 0x0001b800; // Layer control 2 + *((volatile uint32_t *) 0x50d00624) = 0x01e00398; // Mask offset and count + *((volatile uint32_t *) 0x50d006a4) = 0x00000015; // TRAM ptr max *((volatile uint32_t *)0x50d007a4) = 0x00022000; // Post processing register - *((volatile uint32_t *)0x50d00724) = 0x00ff00ff; // Mask and processor enables - - // Layer 6 quadrant 0 - *((volatile uint32_t *)0x50100028) = 0x00010017; // Rows - *((volatile uint32_t *)0x501000a8) = 0x00010017; // Columns - *((volatile uint32_t *)0x501001a8) = 0x00000001; // Pooling rows - *((volatile uint32_t *)0x50100228) = 0x00000001; // Pooling columns - *((volatile uint32_t *)0x501002a8) = 0x00000001; // Stride - *((volatile uint32_t *)0x50100328) = 0x00001800; // SRAM write ptr - *((volatile uint32_t *)0x50100428) = 0x00002000; // Write ptr mask offs - *((volatile uint32_t *)0x501004a8) = 0x00000001; // Write ptr multi-pass channel offs - *((volatile uint32_t *)0x50100528) = 0x00001400; // SRAM read ptr - *((volatile uint32_t *)0x501005a8) = 0x0000eba0; // Layer control - *((volatile uint32_t *)0x50100a28) = 0x0001b810; // Layer control 2 - *((volatile uint32_t *)0x50100628) = 0x03a00718; // Mask offset and count - *((volatile uint32_t *)0x501006a8) = 0x0000000a; // TRAM ptr max - *((volatile uint32_t *)0x501007a8) = 0x00023000; // Post processing register - *((volatile uint32_t *)0x50100728) = 0xffffffff; // Mask and processor enables - - // Layer 6 quadrant 1 - *((volatile uint32_t *)0x50500028) = 0x00010017; // Rows - *((volatile uint32_t *)0x505000a8) = 0x00010017; // Columns - *((volatile uint32_t *)0x505001a8) = 0x00000001; // Pooling rows - *((volatile uint32_t *)0x50500228) = 0x00000001; // Pooling columns - *((volatile uint32_t *)0x505002a8) = 0x00000001; // Stride - *((volatile uint32_t *)0x50500328) = 0x00001800; // SRAM write ptr - *((volatile uint32_t *)0x50500428) = 0x00002000; // Write ptr mask offs - *((volatile uint32_t *)0x505004a8) = 0x00000001; // Write ptr multi-pass channel offs - *((volatile uint32_t *)0x50500528) = 0x00001400; // SRAM read ptr - *((volatile uint32_t *)0x505005a8) = 0x00000ba0; // Layer control - *((volatile uint32_t *)0x50500a28) = 0x0001b810; // Layer control 2 - *((volatile uint32_t *)0x50500628) = 0x03a00718; // Mask offset and count - *((volatile uint32_t *)0x505006a8) = 0x0000000a; // TRAM ptr max - *((volatile uint32_t *)0x505007a8) = 0x00022000; // Post processing register - *((volatile uint32_t *)0x50500728) = 0xffffffff; // Mask and processor enables - - // Layer 6 quadrant 2 - *((volatile uint32_t *)0x50900028) = 0x00010017; // Rows - *((volatile uint32_t *)0x509000a8) = 0x00010017; // Columns - *((volatile uint32_t *)0x509001a8) = 0x00000001; // Pooling rows - *((volatile uint32_t *)0x50900228) = 0x00000001; // Pooling columns - *((volatile uint32_t *)0x509002a8) = 0x00000001; // Stride - *((volatile uint32_t *)0x50900328) = 0x00001800; // SRAM write ptr - *((volatile uint32_t *)0x50900428) = 0x00002000; // Write ptr mask offs - *((volatile uint32_t *)0x509004a8) = 0x00000001; // Write ptr multi-pass channel offs - *((volatile uint32_t *)0x50900528) = 0x00001400; // SRAM read ptr - *((volatile uint32_t *)0x509005a8) = 0x00000ba0; // Layer control - *((volatile uint32_t *)0x50900a28) = 0x0001b810; // Layer control 2 - *((volatile uint32_t *)0x50900628) = 0x03a00718; // Mask offset and count - *((volatile uint32_t *)0x509006a8) = 0x0000000a; // TRAM ptr max - *((volatile uint32_t *)0x509007a8) = 0x00022000; // Post processing register - *((volatile uint32_t *)0x50900728) = 0xffffffff; // Mask and processor enables - - // Layer 6 quadrant 3 - *((volatile uint32_t *)0x50d00028) = 0x00010017; // Rows - *((volatile uint32_t *)0x50d000a8) = 0x00010017; // Columns - *((volatile uint32_t *)0x50d001a8) = 0x00000001; // Pooling rows - *((volatile uint32_t *)0x50d00228) = 0x00000001; // Pooling columns - *((volatile uint32_t *)0x50d002a8) = 0x00000001; // Stride - *((volatile uint32_t *)0x50d00328) = 0x00001800; // SRAM write ptr - *((volatile uint32_t *)0x50d00428) = 0x00002000; // Write ptr mask offs - *((volatile uint32_t *)0x50d004a8) = 0x00000001; // Write ptr multi-pass channel offs - *((volatile uint32_t *)0x50d00528) = 0x00001400; // SRAM read ptr - *((volatile uint32_t *)0x50d005a8) = 0x00000ba0; // Layer control - *((volatile uint32_t *)0x50d00a28) = 0x0001b810; // Layer control 2 - *((volatile uint32_t *)0x50d00628) = 0x03a00718; // Mask offset and count - *((volatile uint32_t *)0x50d006a8) = 0x0000000a; // TRAM ptr max - *((volatile uint32_t *)0x50d007a8) = 0x00022000; // Post processing register - *((volatile uint32_t *)0x50d00728) = 0x00ff00ff; // Mask and processor enables - - // Layer 7 quadrant 0 - *((volatile uint32_t *)0x5010002c) = 0x00000015; // Rows - *((volatile uint32_t *)0x501000ac) = 0x00000015; // Columns - *((volatile uint32_t *)0x5010032c) = 0x00001001; // SRAM write ptr - *((volatile uint32_t *)0x501003ac) = 0x00000001; // Write ptr time slot offs - *((volatile uint32_t *)0x5010042c) = 0x00002000; // Write ptr mask offs - *((volatile uint32_t *)0x5010052c) = 0x00001400; // SRAM read ptr - *((volatile uint32_t *)0x501005ac) = 0x0000e920; // Layer control - *((volatile uint32_t *)0x50100a2c) = 0x0001b810; // Layer control 2 - *((volatile uint32_t *)0x5010062c) = 0x402041d8; // Mask offset and count - *((volatile uint32_t *)0x5010012c) = 0x00000100; // 1D - *((volatile uint32_t *)0x501007ac) = 0x00002000; // Post processing register - *((volatile uint32_t *)0x5010072c) = 0xffffffff; // Mask and processor enables - - // Layer 7 quadrant 1 - *((volatile uint32_t *)0x5050002c) = 0x00000015; // Rows - *((volatile uint32_t *)0x505000ac) = 0x00000015; // Columns - *((volatile uint32_t *)0x5050032c) = 0x00001001; // SRAM write ptr - *((volatile uint32_t *)0x505003ac) = 0x00000001; // Write ptr time slot offs - *((volatile uint32_t *)0x5050042c) = 0x00002000; // Write ptr mask offs - *((volatile uint32_t *)0x5050052c) = 0x00001400; // SRAM read ptr - *((volatile uint32_t *)0x505005ac) = 0x00000920; // Layer control - *((volatile uint32_t *)0x50500a2c) = 0x0001b810; // Layer control 2 - *((volatile uint32_t *)0x5050062c) = 0x402041d8; // Mask offset and count - *((volatile uint32_t *)0x5050012c) = 0x00000100; // 1D - *((volatile uint32_t *)0x505007ac) = 0x00002000; // Post processing register - *((volatile uint32_t *)0x5050072c) = 0xffffffff; // Mask and processor enables - - // Layer 7 quadrant 2 - *((volatile uint32_t *)0x5090002c) = 0x00000015; // Rows - *((volatile uint32_t *)0x509000ac) = 0x00000015; // Columns - *((volatile uint32_t *)0x5090032c) = 0x00001001; // SRAM write ptr - *((volatile uint32_t *)0x509003ac) = 0x00000001; // Write ptr time slot offs - *((volatile uint32_t *)0x5090042c) = 0x00002000; // Write ptr mask offs - *((volatile uint32_t *)0x5090052c) = 0x00001400; // SRAM read ptr - *((volatile uint32_t *)0x509005ac) = 0x00000920; // Layer control - *((volatile uint32_t *)0x50900a2c) = 0x0001b810; // Layer control 2 - *((volatile uint32_t *)0x5090062c) = 0x402041d8; // Mask offset and count - *((volatile uint32_t *)0x5090012c) = 0x00000100; // 1D - *((volatile uint32_t *)0x509007ac) = 0x00002000; // Post processing register - *((volatile uint32_t *)0x5090072c) = 0xffffffff; // Mask and processor enables - - // Layer 7 quadrant 3 - *((volatile uint32_t *)0x50d0002c) = 0x00000015; // Rows - *((volatile uint32_t *)0x50d000ac) = 0x00000015; // Columns - *((volatile uint32_t *)0x50d0032c) = 0x00001001; // SRAM write ptr - *((volatile uint32_t *)0x50d003ac) = 0x00000001; // Write ptr time slot offs - *((volatile uint32_t *)0x50d0042c) = 0x00002000; // Write ptr mask offs - *((volatile uint32_t *)0x50d0052c) = 0x00001400; // SRAM read ptr - *((volatile uint32_t *)0x50d005ac) = 0x00000920; // Layer control - *((volatile uint32_t *)0x50d00a2c) = 0x0001b810; // Layer control 2 - *((volatile uint32_t *)0x50d0062c) = 0x402041d8; // Mask offset and count - *((volatile uint32_t *)0x50d0012c) = 0x00000100; // 1D - *((volatile uint32_t *)0x50d007ac) = 0x00002000; // Post processing register - *((volatile uint32_t *)0x50d0072c) = 0x00ff00ff; // Mask and processor enables - - // Layer 8 quadrant 0 - *((volatile uint32_t *)0x50100030) = 0x00010017; // Rows - *((volatile uint32_t *)0x501000b0) = 0x00010017; // Columns - *((volatile uint32_t *)0x50100330) = 0x00001000; // SRAM write ptr - *((volatile uint32_t *)0x50100430) = 0x00002000; // Write ptr mask offs - *((volatile uint32_t *)0x50100530) = 0x00001800; // SRAM read ptr - *((volatile uint32_t *)0x501005b0) = 0x0000e920; // Layer control - *((volatile uint32_t *)0x50100a30) = 0x0001b811; // Layer control 2 - *((volatile uint32_t *)0x50100630) = 0x07600ad8; // Mask offset and count - *((volatile uint32_t *)0x501006b0) = 0x00000015; // TRAM ptr max + *((volatile uint32_t *) 0x50d00724) = 0x00ff00ff; // Mask and processor enables + + // Layer 6 quadrant 0 + *((volatile uint32_t *) 0x50100028) = 0x00010017; // Rows + *((volatile uint32_t *) 0x501000a8) = 0x00010017; // Columns + *((volatile uint32_t *) 0x501001a8) = 0x00000001; // Pooling rows + *((volatile uint32_t *) 0x50100228) = 0x00000001; // Pooling columns + *((volatile uint32_t *) 0x501002a8) = 0x00000001; // Stride + *((volatile uint32_t *) 0x50100328) = 0x00001800; // SRAM write ptr + *((volatile uint32_t *) 0x50100428) = 0x00002000; // Write ptr mask offs + *((volatile uint32_t *) 0x501004a8) = 0x00000001; // Write ptr multi-pass channel offs + *((volatile uint32_t *) 0x50100528) = 0x00001400; // SRAM read ptr + *((volatile uint32_t *) 0x501005a8) = 0x0000eba0; // Layer control + *((volatile uint32_t *) 0x50100a28) = 0x0001b810; // Layer control 2 + *((volatile uint32_t *) 0x50100628) = 0x03a00718; // Mask offset and count + *((volatile uint32_t *) 0x501006a8) = 0x0000000a; // TRAM ptr max + *((volatile uint32_t *) 0x501007a8) = 0x00023000; // Post processing register + *((volatile uint32_t *) 0x50100728) = 0xffffffff; // Mask and processor enables + + // Layer 6 quadrant 1 + *((volatile uint32_t *) 0x50500028) = 0x00010017; // Rows + *((volatile uint32_t *) 0x505000a8) = 0x00010017; // Columns + *((volatile uint32_t *) 0x505001a8) = 0x00000001; // Pooling rows + *((volatile uint32_t *) 0x50500228) = 0x00000001; // Pooling columns + *((volatile uint32_t *) 0x505002a8) = 0x00000001; // Stride + *((volatile uint32_t *) 0x50500328) = 0x00001800; // SRAM write ptr + *((volatile uint32_t *) 0x50500428) = 0x00002000; // Write ptr mask offs + *((volatile uint32_t *) 0x505004a8) = 0x00000001; // Write ptr multi-pass channel offs + *((volatile uint32_t *) 0x50500528) = 0x00001400; // SRAM read ptr + *((volatile uint32_t *) 0x505005a8) = 0x00000ba0; // Layer control + *((volatile uint32_t *) 0x50500a28) = 0x0001b810; // Layer control 2 + *((volatile uint32_t *) 0x50500628) = 0x03a00718; // Mask offset and count + *((volatile uint32_t *) 0x505006a8) = 0x0000000a; // TRAM ptr max + *((volatile uint32_t *) 0x505007a8) = 0x00022000; // Post processing register + *((volatile uint32_t *) 0x50500728) = 0xffffffff; // Mask and processor enables + + // Layer 6 quadrant 2 + *((volatile uint32_t *) 0x50900028) = 0x00010017; // Rows + *((volatile uint32_t *) 0x509000a8) = 0x00010017; // Columns + *((volatile uint32_t *) 0x509001a8) = 0x00000001; // Pooling rows + *((volatile uint32_t *) 0x50900228) = 0x00000001; // Pooling columns + *((volatile uint32_t *) 0x509002a8) = 0x00000001; // Stride + *((volatile uint32_t *) 0x50900328) = 0x00001800; // SRAM write ptr + *((volatile uint32_t *) 0x50900428) = 0x00002000; // Write ptr mask offs + *((volatile uint32_t *) 0x509004a8) = 0x00000001; // Write ptr multi-pass channel offs + *((volatile uint32_t *) 0x50900528) = 0x00001400; // SRAM read ptr + *((volatile uint32_t *) 0x509005a8) = 0x00000ba0; // Layer control + *((volatile uint32_t *) 0x50900a28) = 0x0001b810; // Layer control 2 + *((volatile uint32_t *) 0x50900628) = 0x03a00718; // Mask offset and count + *((volatile uint32_t *) 0x509006a8) = 0x0000000a; // TRAM ptr max + *((volatile uint32_t *) 0x509007a8) = 0x00022000; // Post processing register + *((volatile uint32_t *) 0x50900728) = 0xffffffff; // Mask and processor enables + + // Layer 6 quadrant 3 + *((volatile uint32_t *) 0x50d00028) = 0x00010017; // Rows + *((volatile uint32_t *) 0x50d000a8) = 0x00010017; // Columns + *((volatile uint32_t *) 0x50d001a8) = 0x00000001; // Pooling rows + *((volatile uint32_t *) 0x50d00228) = 0x00000001; // Pooling columns + *((volatile uint32_t *) 0x50d002a8) = 0x00000001; // Stride + *((volatile uint32_t *) 0x50d00328) = 0x00001800; // SRAM write ptr + *((volatile uint32_t *) 0x50d00428) = 0x00002000; // Write ptr mask offs + *((volatile uint32_t *) 0x50d004a8) = 0x00000001; // Write ptr multi-pass channel offs + *((volatile uint32_t *) 0x50d00528) = 0x00001400; // SRAM read ptr + *((volatile uint32_t *) 0x50d005a8) = 0x00000ba0; // Layer control + *((volatile uint32_t *) 0x50d00a28) = 0x0001b810; // Layer control 2 + *((volatile uint32_t *) 0x50d00628) = 0x03a00718; // Mask offset and count + *((volatile uint32_t *) 0x50d006a8) = 0x0000000a; // TRAM ptr max + *((volatile uint32_t *) 0x50d007a8) = 0x00022000; // Post processing register + *((volatile uint32_t *) 0x50d00728) = 0x00ff00ff; // Mask and processor enables + + // Layer 7 quadrant 0 + *((volatile uint32_t *) 0x5010002c) = 0x00000015; // Rows + *((volatile uint32_t *) 0x501000ac) = 0x00000015; // Columns + *((volatile uint32_t *) 0x5010032c) = 0x00001001; // SRAM write ptr + *((volatile uint32_t *) 0x501003ac) = 0x00000001; // Write ptr time slot offs + *((volatile uint32_t *) 0x5010042c) = 0x00002000; // Write ptr mask offs + *((volatile uint32_t *) 0x5010052c) = 0x00001400; // SRAM read ptr + *((volatile uint32_t *) 0x501005ac) = 0x0000e920; // Layer control + *((volatile uint32_t *) 0x50100a2c) = 0x0001b810; // Layer control 2 + *((volatile uint32_t *) 0x5010062c) = 0x402041d8; // Mask offset and count + *((volatile uint32_t *) 0x5010012c) = 0x00000100; // 1D + *((volatile uint32_t *) 0x501007ac) = 0x00002000; // Post processing register + *((volatile uint32_t *) 0x5010072c) = 0xffffffff; // Mask and processor enables + + // Layer 7 quadrant 1 + *((volatile uint32_t *) 0x5050002c) = 0x00000015; // Rows + *((volatile uint32_t *) 0x505000ac) = 0x00000015; // Columns + *((volatile uint32_t *) 0x5050032c) = 0x00001001; // SRAM write ptr + *((volatile uint32_t *) 0x505003ac) = 0x00000001; // Write ptr time slot offs + *((volatile uint32_t *) 0x5050042c) = 0x00002000; // Write ptr mask offs + *((volatile uint32_t *) 0x5050052c) = 0x00001400; // SRAM read ptr + *((volatile uint32_t *) 0x505005ac) = 0x00000920; // Layer control + *((volatile uint32_t *) 0x50500a2c) = 0x0001b810; // Layer control 2 + *((volatile uint32_t *) 0x5050062c) = 0x402041d8; // Mask offset and count + *((volatile uint32_t *) 0x5050012c) = 0x00000100; // 1D + *((volatile uint32_t *) 0x505007ac) = 0x00002000; // Post processing register + *((volatile uint32_t *) 0x5050072c) = 0xffffffff; // Mask and processor enables + + // Layer 7 quadrant 2 + *((volatile uint32_t *) 0x5090002c) = 0x00000015; // Rows + *((volatile uint32_t *) 0x509000ac) = 0x00000015; // Columns + *((volatile uint32_t *) 0x5090032c) = 0x00001001; // SRAM write ptr + *((volatile uint32_t *) 0x509003ac) = 0x00000001; // Write ptr time slot offs + *((volatile uint32_t *) 0x5090042c) = 0x00002000; // Write ptr mask offs + *((volatile uint32_t *) 0x5090052c) = 0x00001400; // SRAM read ptr + *((volatile uint32_t *) 0x509005ac) = 0x00000920; // Layer control + *((volatile uint32_t *) 0x50900a2c) = 0x0001b810; // Layer control 2 + *((volatile uint32_t *) 0x5090062c) = 0x402041d8; // Mask offset and count + *((volatile uint32_t *) 0x5090012c) = 0x00000100; // 1D + *((volatile uint32_t *) 0x509007ac) = 0x00002000; // Post processing register + *((volatile uint32_t *) 0x5090072c) = 0xffffffff; // Mask and processor enables + + // Layer 7 quadrant 3 + *((volatile uint32_t *) 0x50d0002c) = 0x00000015; // Rows + *((volatile uint32_t *) 0x50d000ac) = 0x00000015; // Columns + *((volatile uint32_t *) 0x50d0032c) = 0x00001001; // SRAM write ptr + *((volatile uint32_t *) 0x50d003ac) = 0x00000001; // Write ptr time slot offs + *((volatile uint32_t *) 0x50d0042c) = 0x00002000; // Write ptr mask offs + *((volatile uint32_t *) 0x50d0052c) = 0x00001400; // SRAM read ptr + *((volatile uint32_t *) 0x50d005ac) = 0x00000920; // Layer control + *((volatile uint32_t *) 0x50d00a2c) = 0x0001b810; // Layer control 2 + *((volatile uint32_t *) 0x50d0062c) = 0x402041d8; // Mask offset and count + *((volatile uint32_t *) 0x50d0012c) = 0x00000100; // 1D + *((volatile uint32_t *) 0x50d007ac) = 0x00002000; // Post processing register + *((volatile uint32_t *) 0x50d0072c) = 0x00ff00ff; // Mask and processor enables + + // Layer 8 quadrant 0 + *((volatile uint32_t *) 0x50100030) = 0x00010017; // Rows + *((volatile uint32_t *) 0x501000b0) = 0x00010017; // Columns + *((volatile uint32_t *) 0x50100330) = 0x00001000; // SRAM write ptr + *((volatile uint32_t *) 0x50100430) = 0x00002000; // Write ptr mask offs + *((volatile uint32_t *) 0x50100530) = 0x00001800; // SRAM read ptr + *((volatile uint32_t *) 0x501005b0) = 0x0000e920; // Layer control + *((volatile uint32_t *) 0x50100a30) = 0x0001b811; // Layer control 2 + *((volatile uint32_t *) 0x50100630) = 0x07600ad8; // Mask offset and count + *((volatile uint32_t *) 0x501006b0) = 0x00000015; // TRAM ptr max *((volatile uint32_t *)0x501007b0) = 0x10024000; // Post processing register - *((volatile uint32_t *)0x50100730) = 0xffffffff; // Mask and processor enables - - // Layer 8 quadrant 1 - *((volatile uint32_t *)0x50500030) = 0x00010017; // Rows - *((volatile uint32_t *)0x505000b0) = 0x00010017; // Columns - *((volatile uint32_t *)0x50500330) = 0x00001000; // SRAM write ptr - *((volatile uint32_t *)0x50500430) = 0x00002000; // Write ptr mask offs - *((volatile uint32_t *)0x50500530) = 0x00001800; // SRAM read ptr - *((volatile uint32_t *)0x505005b0) = 0x00000920; // Layer control - *((volatile uint32_t *)0x50500a30) = 0x0001b811; // Layer control 2 - *((volatile uint32_t *)0x50500630) = 0x07600ad8; // Mask offset and count - *((volatile uint32_t *)0x505006b0) = 0x00000015; // TRAM ptr max + *((volatile uint32_t *) 0x50100730) = 0xffffffff; // Mask and processor enables + + // Layer 8 quadrant 1 + *((volatile uint32_t *) 0x50500030) = 0x00010017; // Rows + *((volatile uint32_t *) 0x505000b0) = 0x00010017; // Columns + *((volatile uint32_t *) 0x50500330) = 0x00001000; // SRAM write ptr + *((volatile uint32_t *) 0x50500430) = 0x00002000; // Write ptr mask offs + *((volatile uint32_t *) 0x50500530) = 0x00001800; // SRAM read ptr + *((volatile uint32_t *) 0x505005b0) = 0x00000920; // Layer control + *((volatile uint32_t *) 0x50500a30) = 0x0001b811; // Layer control 2 + *((volatile uint32_t *) 0x50500630) = 0x07600ad8; // Mask offset and count + *((volatile uint32_t *) 0x505006b0) = 0x00000015; // TRAM ptr max *((volatile uint32_t *)0x505007b0) = 0x10025080; // Post processing register - *((volatile uint32_t *)0x50500730) = 0xffffffff; // Mask and processor enables - - // Layer 8 quadrant 2 - *((volatile uint32_t *)0x50900030) = 0x00010017; // Rows - *((volatile uint32_t *)0x509000b0) = 0x00010017; // Columns - *((volatile uint32_t *)0x50900330) = 0x00001000; // SRAM write ptr - *((volatile uint32_t *)0x50900430) = 0x00002000; // Write ptr mask offs - *((volatile uint32_t *)0x50900530) = 0x00001800; // SRAM read ptr - *((volatile uint32_t *)0x509005b0) = 0x00000920; // Layer control - *((volatile uint32_t *)0x50900a30) = 0x0001b811; // Layer control 2 - *((volatile uint32_t *)0x50900630) = 0x07600ad8; // Mask offset and count - *((volatile uint32_t *)0x509006b0) = 0x00000015; // TRAM ptr max + *((volatile uint32_t *) 0x50500730) = 0xffffffff; // Mask and processor enables + + // Layer 8 quadrant 2 + *((volatile uint32_t *) 0x50900030) = 0x00010017; // Rows + *((volatile uint32_t *) 0x509000b0) = 0x00010017; // Columns + *((volatile uint32_t *) 0x50900330) = 0x00001000; // SRAM write ptr + *((volatile uint32_t *) 0x50900430) = 0x00002000; // Write ptr mask offs + *((volatile uint32_t *) 0x50900530) = 0x00001800; // SRAM read ptr + *((volatile uint32_t *) 0x509005b0) = 0x00000920; // Layer control + *((volatile uint32_t *) 0x50900a30) = 0x0001b811; // Layer control 2 + *((volatile uint32_t *) 0x50900630) = 0x07600ad8; // Mask offset and count + *((volatile uint32_t *) 0x509006b0) = 0x00000015; // TRAM ptr max *((volatile uint32_t *)0x509007b0) = 0x10024000; // Post processing register - *((volatile uint32_t *)0x50900730) = 0xffffffff; // Mask and processor enables - - // Layer 8 quadrant 3 - *((volatile uint32_t *)0x50d00030) = 0x00010017; // Rows - *((volatile uint32_t *)0x50d000b0) = 0x00010017; // Columns - *((volatile uint32_t *)0x50d00330) = 0x00001000; // SRAM write ptr - *((volatile uint32_t *)0x50d00430) = 0x00002000; // Write ptr mask offs - *((volatile uint32_t *)0x50d00530) = 0x00001800; // SRAM read ptr - *((volatile uint32_t *)0x50d005b0) = 0x00000920; // Layer control - *((volatile uint32_t *)0x50d00a30) = 0x0001b811; // Layer control 2 - *((volatile uint32_t *)0x50d00630) = 0x07600ad8; // Mask offset and count - *((volatile uint32_t *)0x50d006b0) = 0x00000015; // TRAM ptr max + *((volatile uint32_t *) 0x50900730) = 0xffffffff; // Mask and processor enables + + // Layer 8 quadrant 3 + *((volatile uint32_t *) 0x50d00030) = 0x00010017; // Rows + *((volatile uint32_t *) 0x50d000b0) = 0x00010017; // Columns + *((volatile uint32_t *) 0x50d00330) = 0x00001000; // SRAM write ptr + *((volatile uint32_t *) 0x50d00430) = 0x00002000; // Write ptr mask offs + *((volatile uint32_t *) 0x50d00530) = 0x00001800; // SRAM read ptr + *((volatile uint32_t *) 0x50d005b0) = 0x00000920; // Layer control + *((volatile uint32_t *) 0x50d00a30) = 0x0001b811; // Layer control 2 + *((volatile uint32_t *) 0x50d00630) = 0x07600ad8; // Mask offset and count + *((volatile uint32_t *) 0x50d006b0) = 0x00000015; // TRAM ptr max *((volatile uint32_t *)0x50d007b0) = 0x10024000; // Post processing register - *((volatile uint32_t *)0x50d00730) = 0x00ff00ff; // Mask and processor enables - - // Layer 9 quadrant 0 - *((volatile uint32_t *)0x50100034) = 0x00010017; // Rows - *((volatile uint32_t *)0x501000b4) = 0x00010017; // Columns - *((volatile uint32_t *)0x50100334) = 0x00000800; // SRAM write ptr - *((volatile uint32_t *)0x50100434) = 0x00002000; // Write ptr mask offs - *((volatile uint32_t *)0x50100534) = 0x00001000; // SRAM read ptr - *((volatile uint32_t *)0x501005b4) = 0x0000eb20; // Layer control - *((volatile uint32_t *)0x50100a34) = 0x0001b801; // Layer control 2 - *((volatile uint32_t *)0x50100634) = 0x0ae00e58; // Mask offset and count - *((volatile uint32_t *)0x501006b4) = 0x00000015; // TRAM ptr max + *((volatile uint32_t *) 0x50d00730) = 0x00ff00ff; // Mask and processor enables + + // Layer 9 quadrant 0 + *((volatile uint32_t *) 0x50100034) = 0x00010017; // Rows + *((volatile uint32_t *) 0x501000b4) = 0x00010017; // Columns + *((volatile uint32_t *) 0x50100334) = 0x00000800; // SRAM write ptr + *((volatile uint32_t *) 0x50100434) = 0x00002000; // Write ptr mask offs + *((volatile uint32_t *) 0x50100534) = 0x00001000; // SRAM read ptr + *((volatile uint32_t *) 0x501005b4) = 0x0000eb20; // Layer control + *((volatile uint32_t *) 0x50100a34) = 0x0001b801; // Layer control 2 + *((volatile uint32_t *) 0x50100634) = 0x0ae00e58; // Mask offset and count + *((volatile uint32_t *) 0x501006b4) = 0x00000015; // TRAM ptr max *((volatile uint32_t *)0x501007b4) = 0x00022000; // Post processing register - *((volatile uint32_t *)0x50100734) = 0xffffffff; // Mask and processor enables - - // Layer 9 quadrant 1 - *((volatile uint32_t *)0x50500034) = 0x00010017; // Rows - *((volatile uint32_t *)0x505000b4) = 0x00010017; // Columns - *((volatile uint32_t *)0x50500334) = 0x00000800; // SRAM write ptr - *((volatile uint32_t *)0x50500434) = 0x00002000; // Write ptr mask offs - *((volatile uint32_t *)0x50500534) = 0x00001000; // SRAM read ptr - *((volatile uint32_t *)0x505005b4) = 0x00000b20; // Layer control - *((volatile uint32_t *)0x50500a34) = 0x0001b801; // Layer control 2 - *((volatile uint32_t *)0x50500634) = 0x0ae00e58; // Mask offset and count - *((volatile uint32_t *)0x505006b4) = 0x00000015; // TRAM ptr max + *((volatile uint32_t *) 0x50100734) = 0xffffffff; // Mask and processor enables + + // Layer 9 quadrant 1 + *((volatile uint32_t *) 0x50500034) = 0x00010017; // Rows + *((volatile uint32_t *) 0x505000b4) = 0x00010017; // Columns + *((volatile uint32_t *) 0x50500334) = 0x00000800; // SRAM write ptr + *((volatile uint32_t *) 0x50500434) = 0x00002000; // Write ptr mask offs + *((volatile uint32_t *) 0x50500534) = 0x00001000; // SRAM read ptr + *((volatile uint32_t *) 0x505005b4) = 0x00000b20; // Layer control + *((volatile uint32_t *) 0x50500a34) = 0x0001b801; // Layer control 2 + *((volatile uint32_t *) 0x50500634) = 0x0ae00e58; // Mask offset and count + *((volatile uint32_t *) 0x505006b4) = 0x00000015; // TRAM ptr max *((volatile uint32_t *)0x505007b4) = 0x00022000; // Post processing register - *((volatile uint32_t *)0x50500734) = 0xffffffff; // Mask and processor enables - - // Layer 9 quadrant 2 - *((volatile uint32_t *)0x50900034) = 0x00010017; // Rows - *((volatile uint32_t *)0x509000b4) = 0x00010017; // Columns - *((volatile uint32_t *)0x50900334) = 0x00000800; // SRAM write ptr - *((volatile uint32_t *)0x50900434) = 0x00002000; // Write ptr mask offs - *((volatile uint32_t *)0x50900534) = 0x00001000; // SRAM read ptr - *((volatile uint32_t *)0x509005b4) = 0x00000b20; // Layer control - *((volatile uint32_t *)0x50900a34) = 0x0001b801; // Layer control 2 - *((volatile uint32_t *)0x50900634) = 0x0ae00e58; // Mask offset and count - *((volatile uint32_t *)0x509006b4) = 0x00000015; // TRAM ptr max + *((volatile uint32_t *) 0x50500734) = 0xffffffff; // Mask and processor enables + + // Layer 9 quadrant 2 + *((volatile uint32_t *) 0x50900034) = 0x00010017; // Rows + *((volatile uint32_t *) 0x509000b4) = 0x00010017; // Columns + *((volatile uint32_t *) 0x50900334) = 0x00000800; // SRAM write ptr + *((volatile uint32_t *) 0x50900434) = 0x00002000; // Write ptr mask offs + *((volatile uint32_t *) 0x50900534) = 0x00001000; // SRAM read ptr + *((volatile uint32_t *) 0x509005b4) = 0x00000b20; // Layer control + *((volatile uint32_t *) 0x50900a34) = 0x0001b801; // Layer control 2 + *((volatile uint32_t *) 0x50900634) = 0x0ae00e58; // Mask offset and count + *((volatile uint32_t *) 0x509006b4) = 0x00000015; // TRAM ptr max *((volatile uint32_t *)0x509007b4) = 0x00023080; // Post processing register - *((volatile uint32_t *)0x50900734) = 0xffffffff; // Mask and processor enables - - // Layer 9 quadrant 3 - *((volatile uint32_t *)0x50d00034) = 0x00010017; // Rows - *((volatile uint32_t *)0x50d000b4) = 0x00010017; // Columns - *((volatile uint32_t *)0x50d00334) = 0x00000800; // SRAM write ptr - *((volatile uint32_t *)0x50d00434) = 0x00002000; // Write ptr mask offs - *((volatile uint32_t *)0x50d00534) = 0x00001000; // SRAM read ptr - *((volatile uint32_t *)0x50d005b4) = 0x00000b20; // Layer control - *((volatile uint32_t *)0x50d00a34) = 0x0001b801; // Layer control 2 - *((volatile uint32_t *)0x50d00634) = 0x0ae00e58; // Mask offset and count - *((volatile uint32_t *)0x50d006b4) = 0x00000015; // TRAM ptr max + *((volatile uint32_t *) 0x50900734) = 0xffffffff; // Mask and processor enables + + // Layer 9 quadrant 3 + *((volatile uint32_t *) 0x50d00034) = 0x00010017; // Rows + *((volatile uint32_t *) 0x50d000b4) = 0x00010017; // Columns + *((volatile uint32_t *) 0x50d00334) = 0x00000800; // SRAM write ptr + *((volatile uint32_t *) 0x50d00434) = 0x00002000; // Write ptr mask offs + *((volatile uint32_t *) 0x50d00534) = 0x00001000; // SRAM read ptr + *((volatile uint32_t *) 0x50d005b4) = 0x00000b20; // Layer control + *((volatile uint32_t *) 0x50d00a34) = 0x0001b801; // Layer control 2 + *((volatile uint32_t *) 0x50d00634) = 0x0ae00e58; // Mask offset and count + *((volatile uint32_t *) 0x50d006b4) = 0x00000015; // TRAM ptr max *((volatile uint32_t *)0x50d007b4) = 0x00022000; // Post processing register - *((volatile uint32_t *)0x50d00734) = 0x00ff00ff; // Mask and processor enables - - // Layer 10 quadrant 0 - *((volatile uint32_t *)0x50100038) = 0x0001002d; // Rows - *((volatile uint32_t *)0x501000b8) = 0x0001002d; // Columns - *((volatile uint32_t *)0x50100438) = 0x00002000; // Write ptr mask offs - *((volatile uint32_t *)0x50100538) = 0x00000800; // SRAM read ptr - *((volatile uint32_t *)0x501005b8) = 0x0000e920; // Layer control - *((volatile uint32_t *)0x50100a38) = 0x0000d800; // Layer control 2 - *((volatile uint32_t *)0x50100638) = 0x0e600f38; // Mask offset and count - *((volatile uint32_t *)0x501006b8) = 0x0000002b; // TRAM ptr max - *((volatile uint32_t *)0x501007b8) = 0x10022000; // Post processing register - *((volatile uint32_t *)0x50100738) = 0xffffffff; // Mask and processor enables - - // Layer 10 quadrant 1 - *((volatile uint32_t *)0x50500038) = 0x0001002d; // Rows - *((volatile uint32_t *)0x505000b8) = 0x0001002d; // Columns - *((volatile uint32_t *)0x50500438) = 0x00002000; // Write ptr mask offs - *((volatile uint32_t *)0x50500538) = 0x00000800; // SRAM read ptr - *((volatile uint32_t *)0x505005b8) = 0x00000920; // Layer control - *((volatile uint32_t *)0x50500a38) = 0x0000d800; // Layer control 2 - *((volatile uint32_t *)0x50500638) = 0x0e600f38; // Mask offset and count - *((volatile uint32_t *)0x505006b8) = 0x0000002b; // TRAM ptr max - *((volatile uint32_t *)0x505007b8) = 0x10022000; // Post processing register - *((volatile uint32_t *)0x50500738) = 0xffffffff; // Mask and processor enables - - // Layer 10 quadrant 2 - *((volatile uint32_t *)0x50900038) = 0x0001002d; // Rows - *((volatile uint32_t *)0x509000b8) = 0x0001002d; // Columns - *((volatile uint32_t *)0x50900438) = 0x00002000; // Write ptr mask offs - *((volatile uint32_t *)0x50900538) = 0x00000800; // SRAM read ptr - *((volatile uint32_t *)0x509005b8) = 0x00000920; // Layer control - *((volatile uint32_t *)0x50900a38) = 0x0000d800; // Layer control 2 - *((volatile uint32_t *)0x50900638) = 0x0e600f38; // Mask offset and count - *((volatile uint32_t *)0x509006b8) = 0x0000002b; // TRAM ptr max - *((volatile uint32_t *)0x509007b8) = 0x100230b8; // Post processing register - *((volatile uint32_t *)0x50900738) = 0xffffffff; // Mask and processor enables - - // Layer 10 quadrant 3 - *((volatile uint32_t *)0x50d00038) = 0x0001002d; // Rows - *((volatile uint32_t *)0x50d000b8) = 0x0001002d; // Columns - *((volatile uint32_t *)0x50d00438) = 0x00002000; // Write ptr mask offs - *((volatile uint32_t *)0x50d00538) = 0x00000800; // SRAM read ptr - *((volatile uint32_t *)0x50d005b8) = 0x00000920; // Layer control - *((volatile uint32_t *)0x50d00a38) = 0x0000d800; // Layer control 2 - *((volatile uint32_t *)0x50d00638) = 0x0e600f38; // Mask offset and count - *((volatile uint32_t *)0x50d006b8) = 0x0000002b; // TRAM ptr max - *((volatile uint32_t *)0x50d007b8) = 0x10022000; // Post processing register - *((volatile uint32_t *)0x50d00738) = 0x00ff00ff; // Mask and processor enables - - // Layer 11 quadrant 0 - *((volatile uint32_t *)0x5010003c) = 0x0001002d; // Rows - *((volatile uint32_t *)0x501000bc) = 0x0001002d; // Columns - *((volatile uint32_t *)0x5010033c) = 0x00000800; // SRAM write ptr - *((volatile uint32_t *)0x5010043c) = 0x00002000; // Write ptr mask offs - *((volatile uint32_t *)0x501005bc) = 0x0000eb20; // Layer control - *((volatile uint32_t *)0x50100a3c) = 0x0000d800; // Layer control 2 - *((volatile uint32_t *)0x5010063c) = 0x0f401018; // Mask offset and count - *((volatile uint32_t *)0x501006bc) = 0x0000002b; // TRAM ptr max + *((volatile uint32_t *) 0x50d00734) = 0x00ff00ff; // Mask and processor enables + + // Layer 10 quadrant 0 + *((volatile uint32_t *) 0x50100038) = 0x0001002d; // Rows + *((volatile uint32_t *) 0x501000b8) = 0x0001002d; // Columns + *((volatile uint32_t *) 0x50100438) = 0x00002000; // Write ptr mask offs + *((volatile uint32_t *) 0x50100538) = 0x00000800; // SRAM read ptr + *((volatile uint32_t *) 0x501005b8) = 0x0000e920; // Layer control + *((volatile uint32_t *) 0x50100a38) = 0x0000d800; // Layer control 2 + *((volatile uint32_t *) 0x50100638) = 0x0e600f38; // Mask offset and count + *((volatile uint32_t *) 0x501006b8) = 0x0000002b; // TRAM ptr max + *((volatile uint32_t *) 0x501007b8) = 0x10022000; // Post processing register + *((volatile uint32_t *) 0x50100738) = 0xffffffff; // Mask and processor enables + + // Layer 10 quadrant 1 + *((volatile uint32_t *) 0x50500038) = 0x0001002d; // Rows + *((volatile uint32_t *) 0x505000b8) = 0x0001002d; // Columns + *((volatile uint32_t *) 0x50500438) = 0x00002000; // Write ptr mask offs + *((volatile uint32_t *) 0x50500538) = 0x00000800; // SRAM read ptr + *((volatile uint32_t *) 0x505005b8) = 0x00000920; // Layer control + *((volatile uint32_t *) 0x50500a38) = 0x0000d800; // Layer control 2 + *((volatile uint32_t *) 0x50500638) = 0x0e600f38; // Mask offset and count + *((volatile uint32_t *) 0x505006b8) = 0x0000002b; // TRAM ptr max + *((volatile uint32_t *) 0x505007b8) = 0x10022000; // Post processing register + *((volatile uint32_t *) 0x50500738) = 0xffffffff; // Mask and processor enables + + // Layer 10 quadrant 2 + *((volatile uint32_t *) 0x50900038) = 0x0001002d; // Rows + *((volatile uint32_t *) 0x509000b8) = 0x0001002d; // Columns + *((volatile uint32_t *) 0x50900438) = 0x00002000; // Write ptr mask offs + *((volatile uint32_t *) 0x50900538) = 0x00000800; // SRAM read ptr + *((volatile uint32_t *) 0x509005b8) = 0x00000920; // Layer control + *((volatile uint32_t *) 0x50900a38) = 0x0000d800; // Layer control 2 + *((volatile uint32_t *) 0x50900638) = 0x0e600f38; // Mask offset and count + *((volatile uint32_t *) 0x509006b8) = 0x0000002b; // TRAM ptr max + *((volatile uint32_t *) 0x509007b8) = 0x100230b8; // Post processing register + *((volatile uint32_t *) 0x50900738) = 0xffffffff; // Mask and processor enables + + // Layer 10 quadrant 3 + *((volatile uint32_t *) 0x50d00038) = 0x0001002d; // Rows + *((volatile uint32_t *) 0x50d000b8) = 0x0001002d; // Columns + *((volatile uint32_t *) 0x50d00438) = 0x00002000; // Write ptr mask offs + *((volatile uint32_t *) 0x50d00538) = 0x00000800; // SRAM read ptr + *((volatile uint32_t *) 0x50d005b8) = 0x00000920; // Layer control + *((volatile uint32_t *) 0x50d00a38) = 0x0000d800; // Layer control 2 + *((volatile uint32_t *) 0x50d00638) = 0x0e600f38; // Mask offset and count + *((volatile uint32_t *) 0x50d006b8) = 0x0000002b; // TRAM ptr max + *((volatile uint32_t *) 0x50d007b8) = 0x10022000; // Post processing register + *((volatile uint32_t *) 0x50d00738) = 0x00ff00ff; // Mask and processor enables + + // Layer 11 quadrant 0 + *((volatile uint32_t *) 0x5010003c) = 0x0001002d; // Rows + *((volatile uint32_t *) 0x501000bc) = 0x0001002d; // Columns + *((volatile uint32_t *) 0x5010033c) = 0x00000800; // SRAM write ptr + *((volatile uint32_t *) 0x5010043c) = 0x00002000; // Write ptr mask offs + *((volatile uint32_t *) 0x501005bc) = 0x0000eb20; // Layer control + *((volatile uint32_t *) 0x50100a3c) = 0x0000d800; // Layer control 2 + *((volatile uint32_t *) 0x5010063c) = 0x0f401018; // Mask offset and count + *((volatile uint32_t *) 0x501006bc) = 0x0000002b; // TRAM ptr max *((volatile uint32_t *)0x501007bc) = 0x00022000; // Post processing register - *((volatile uint32_t *)0x5010073c) = 0xffffffff; // Mask and processor enables - - // Layer 11 quadrant 1 - *((volatile uint32_t *)0x5050003c) = 0x0001002d; // Rows - *((volatile uint32_t *)0x505000bc) = 0x0001002d; // Columns - *((volatile uint32_t *)0x5050033c) = 0x00000800; // SRAM write ptr - *((volatile uint32_t *)0x5050043c) = 0x00002000; // Write ptr mask offs - *((volatile uint32_t *)0x505005bc) = 0x00000b20; // Layer control - *((volatile uint32_t *)0x50500a3c) = 0x0000d800; // Layer control 2 - *((volatile uint32_t *)0x5050063c) = 0x0f401018; // Mask offset and count - *((volatile uint32_t *)0x505006bc) = 0x0000002b; // TRAM ptr max + *((volatile uint32_t *) 0x5010073c) = 0xffffffff; // Mask and processor enables + + // Layer 11 quadrant 1 + *((volatile uint32_t *) 0x5050003c) = 0x0001002d; // Rows + *((volatile uint32_t *) 0x505000bc) = 0x0001002d; // Columns + *((volatile uint32_t *) 0x5050033c) = 0x00000800; // SRAM write ptr + *((volatile uint32_t *) 0x5050043c) = 0x00002000; // Write ptr mask offs + *((volatile uint32_t *) 0x505005bc) = 0x00000b20; // Layer control + *((volatile uint32_t *) 0x50500a3c) = 0x0000d800; // Layer control 2 + *((volatile uint32_t *) 0x5050063c) = 0x0f401018; // Mask offset and count + *((volatile uint32_t *) 0x505006bc) = 0x0000002b; // TRAM ptr max *((volatile uint32_t *)0x505007bc) = 0x00022000; // Post processing register - *((volatile uint32_t *)0x5050073c) = 0xffffffff; // Mask and processor enables - - // Layer 11 quadrant 2 - *((volatile uint32_t *)0x5090003c) = 0x0001002d; // Rows - *((volatile uint32_t *)0x509000bc) = 0x0001002d; // Columns - *((volatile uint32_t *)0x5090033c) = 0x00000800; // SRAM write ptr - *((volatile uint32_t *)0x5090043c) = 0x00002000; // Write ptr mask offs - *((volatile uint32_t *)0x509005bc) = 0x00000b20; // Layer control - *((volatile uint32_t *)0x50900a3c) = 0x0000d800; // Layer control 2 - *((volatile uint32_t *)0x5090063c) = 0x0f401018; // Mask offset and count - *((volatile uint32_t *)0x509006bc) = 0x0000002b; // TRAM ptr max + *((volatile uint32_t *) 0x5050073c) = 0xffffffff; // Mask and processor enables + + // Layer 11 quadrant 2 + *((volatile uint32_t *) 0x5090003c) = 0x0001002d; // Rows + *((volatile uint32_t *) 0x509000bc) = 0x0001002d; // Columns + *((volatile uint32_t *) 0x5090033c) = 0x00000800; // SRAM write ptr + *((volatile uint32_t *) 0x5090043c) = 0x00002000; // Write ptr mask offs + *((volatile uint32_t *) 0x509005bc) = 0x00000b20; // Layer control + *((volatile uint32_t *) 0x50900a3c) = 0x0000d800; // Layer control 2 + *((volatile uint32_t *) 0x5090063c) = 0x0f401018; // Mask offset and count + *((volatile uint32_t *) 0x509006bc) = 0x0000002b; // TRAM ptr max *((volatile uint32_t *)0x509007bc) = 0x00022000; // Post processing register - *((volatile uint32_t *)0x5090073c) = 0xffffffff; // Mask and processor enables - - // Layer 11 quadrant 3 - *((volatile uint32_t *)0x50d0003c) = 0x0001002d; // Rows - *((volatile uint32_t *)0x50d000bc) = 0x0001002d; // Columns - *((volatile uint32_t *)0x50d0033c) = 0x00000800; // SRAM write ptr - *((volatile uint32_t *)0x50d0043c) = 0x00002000; // Write ptr mask offs - *((volatile uint32_t *)0x50d005bc) = 0x00000b20; // Layer control - *((volatile uint32_t *)0x50d00a3c) = 0x0000d800; // Layer control 2 - *((volatile uint32_t *)0x50d0063c) = 0x0f401018; // Mask offset and count - *((volatile uint32_t *)0x50d006bc) = 0x0000002b; // TRAM ptr max + *((volatile uint32_t *) 0x5090073c) = 0xffffffff; // Mask and processor enables + + // Layer 11 quadrant 3 + *((volatile uint32_t *) 0x50d0003c) = 0x0001002d; // Rows + *((volatile uint32_t *) 0x50d000bc) = 0x0001002d; // Columns + *((volatile uint32_t *) 0x50d0033c) = 0x00000800; // SRAM write ptr + *((volatile uint32_t *) 0x50d0043c) = 0x00002000; // Write ptr mask offs + *((volatile uint32_t *) 0x50d005bc) = 0x00000b20; // Layer control + *((volatile uint32_t *) 0x50d00a3c) = 0x0000d800; // Layer control 2 + *((volatile uint32_t *) 0x50d0063c) = 0x0f401018; // Mask offset and count + *((volatile uint32_t *) 0x50d006bc) = 0x0000002b; // TRAM ptr max *((volatile uint32_t *)0x50d007bc) = 0x000230d0; // Post processing register - *((volatile uint32_t *)0x50d0073c) = 0x00ff00ff; // Mask and processor enables - - // Layer 12 quadrant 0 - *((volatile uint32_t *)0x50100040) = 0x00010059; // Rows - *((volatile uint32_t *)0x501000c0) = 0x00010059; // Columns - *((volatile uint32_t *)0x50100340) = 0x00018000; // SRAM write ptr - *((volatile uint32_t *)0x50100440) = 0x00002000; // Write ptr mask offs - *((volatile uint32_t *)0x50100540) = 0x00000800; // SRAM read ptr - *((volatile uint32_t *)0x501005c0) = 0x00006920; // Layer control - *((volatile uint32_t *)0x50100a40) = 0x00003800; // Layer control 2 - *((volatile uint32_t *)0x50100640) = 0x01e00218; // Mask offset and count - *((volatile uint32_t *)0x501006c0) = 0x00000057; // TRAM ptr max - *((volatile uint32_t *)0x501007c0) = 0x10024000; // Post processing register - *((volatile uint32_t *)0x50100740) = 0xffffffff; // Mask and processor enables - - // Layer 12 quadrant 1 - *((volatile uint32_t *)0x50500040) = 0x00010059; // Rows - *((volatile uint32_t *)0x505000c0) = 0x00010059; // Columns - *((volatile uint32_t *)0x50500340) = 0x00018000; // SRAM write ptr - *((volatile uint32_t *)0x50500440) = 0x00002000; // Write ptr mask offs - *((volatile uint32_t *)0x50500540) = 0x00000800; // SRAM read ptr - *((volatile uint32_t *)0x505005c0) = 0x00000920; // Layer control - *((volatile uint32_t *)0x50500a40) = 0x00003800; // Layer control 2 - *((volatile uint32_t *)0x50500640) = 0x01e00218; // Mask offset and count - *((volatile uint32_t *)0x505006c0) = 0x00000057; // TRAM ptr max - *((volatile uint32_t *)0x505007c0) = 0x10024000; // Post processing register - *((volatile uint32_t *)0x50500740) = 0x0fff0fff; // Mask and processor enables - - // Layer 12 quadrant 2 - *((volatile uint32_t *)0x50900040) = 0x00010059; // Rows - *((volatile uint32_t *)0x509000c0) = 0x00010059; // Columns - *((volatile uint32_t *)0x50900340) = 0x00018000; // SRAM write ptr - *((volatile uint32_t *)0x50900440) = 0x00002000; // Write ptr mask offs - *((volatile uint32_t *)0x50900540) = 0x00000800; // SRAM read ptr - *((volatile uint32_t *)0x509005c0) = 0x00000920; // Layer control - *((volatile uint32_t *)0x50900a40) = 0x00003800; // Layer control 2 - *((volatile uint32_t *)0x50900640) = 0x01e00218; // Mask offset and count - *((volatile uint32_t *)0x509006c0) = 0x00000057; // TRAM ptr max - *((volatile uint32_t *)0x509007c0) = 0x100250d4; // Post processing register - - // Layer 12 quadrant 3 - *((volatile uint32_t *)0x50d00040) = 0x00010059; // Rows - *((volatile uint32_t *)0x50d000c0) = 0x00010059; // Columns - *((volatile uint32_t *)0x50d00340) = 0x00018000; // SRAM write ptr - *((volatile uint32_t *)0x50d00440) = 0x00002000; // Write ptr mask offs - *((volatile uint32_t *)0x50d00540) = 0x00000800; // SRAM read ptr - *((volatile uint32_t *)0x50d005c0) = 0x00000920; // Layer control - *((volatile uint32_t *)0x50d00a40) = 0x00003800; // Layer control 2 - *((volatile uint32_t *)0x50d00640) = 0x01e00218; // Mask offset and count - *((volatile uint32_t *)0x50d006c0) = 0x00000057; // TRAM ptr max - *((volatile uint32_t *)0x50d007c0) = 0x10024000; // Post processing register - - // Layer 13 quadrant 0 - *((volatile uint32_t *)0x50100044) = 0x00010059; // Rows - *((volatile uint32_t *)0x501000c4) = 0x00010059; // Columns - *((volatile uint32_t *)0x50100344) = 0x000001c0; // SRAM write ptr - *((volatile uint32_t *)0x50100444) = 0x00002000; // Write ptr mask offs - *((volatile uint32_t *)0x501005c4) = 0x00008b20; // Layer control - *((volatile uint32_t *)0x50100a44) = 0x00017800; // Layer control 2 - *((volatile uint32_t *)0x50100644) = 0x10201198; // Mask offset and count - *((volatile uint32_t *)0x501006c4) = 0x00000057; // TRAM ptr max - *((volatile uint32_t *)0x501007c4) = 0x00022000; // Post processing register - - // Layer 13 quadrant 1 - *((volatile uint32_t *)0x50500044) = 0x00010059; // Rows - *((volatile uint32_t *)0x505000c4) = 0x00010059; // Columns - *((volatile uint32_t *)0x50500344) = 0x000001c0; // SRAM write ptr - *((volatile uint32_t *)0x50500444) = 0x00002000; // Write ptr mask offs - *((volatile uint32_t *)0x505005c4) = 0x00000b20; // Layer control - *((volatile uint32_t *)0x50500a44) = 0x00017800; // Layer control 2 - *((volatile uint32_t *)0x50500644) = 0x10201198; // Mask offset and count - *((volatile uint32_t *)0x505006c4) = 0x00000057; // TRAM ptr max - *((volatile uint32_t *)0x505007c4) = 0x00022000; // Post processing register - - // Layer 13 quadrant 2 - *((volatile uint32_t *)0x50900044) = 0x00010059; // Rows - *((volatile uint32_t *)0x509000c4) = 0x00010059; // Columns - *((volatile uint32_t *)0x50900344) = 0x000001c0; // SRAM write ptr - *((volatile uint32_t *)0x50900444) = 0x00002000; // Write ptr mask offs - *((volatile uint32_t *)0x509005c4) = 0x00000b20; // Layer control - *((volatile uint32_t *)0x50900a44) = 0x00017800; // Layer control 2 - *((volatile uint32_t *)0x50900644) = 0x10201198; // Mask offset and count - *((volatile uint32_t *)0x509006c4) = 0x00000057; // TRAM ptr max - *((volatile uint32_t *)0x509007c4) = 0x00022000; // Post processing register - - // Layer 13 quadrant 3 - *((volatile uint32_t *)0x50d00044) = 0x00010059; // Rows - *((volatile uint32_t *)0x50d000c4) = 0x00010059; // Columns - *((volatile uint32_t *)0x50d00344) = 0x000001c0; // SRAM write ptr - *((volatile uint32_t *)0x50d00444) = 0x00002000; // Write ptr mask offs - *((volatile uint32_t *)0x50d005c4) = 0x00000b20; // Layer control - *((volatile uint32_t *)0x50d00a44) = 0x00017800; // Layer control 2 - *((volatile uint32_t *)0x50d00644) = 0x10201198; // Mask offset and count - *((volatile uint32_t *)0x50d006c4) = 0x00000057; // TRAM ptr max - *((volatile uint32_t *)0x50d007c4) = 0x00023080; // Post processing register - *((volatile uint32_t *)0x50d00744) = 0xffffffff; // Mask and processor enables - - // Layer 14 quadrant 0 - *((volatile uint32_t *)0x50100048) = 0x00010059; // Rows - *((volatile uint32_t *)0x501000c8) = 0x00010059; // Columns - *((volatile uint32_t *)0x50100348) = 0x00000154; // SRAM write ptr - *((volatile uint32_t *)0x50100448) = 0x00002000; // Write ptr mask offs - *((volatile uint32_t *)0x50100548) = 0x000001c0; // SRAM read ptr - *((volatile uint32_t *)0x501005c8) = 0x0000eb20; // Layer control - *((volatile uint32_t *)0x50100a48) = 0x0001f800; // Layer control 2 - *((volatile uint32_t *)0x50100648) = 0x10201218; // Mask offset and count - *((volatile uint32_t *)0x501006c8) = 0x00000057; // TRAM ptr max + *((volatile uint32_t *) 0x50d0073c) = 0x00ff00ff; // Mask and processor enables + + // Layer 12 quadrant 0 + *((volatile uint32_t *) 0x50100040) = 0x00010059; // Rows + *((volatile uint32_t *) 0x501000c0) = 0x00010059; // Columns + *((volatile uint32_t *) 0x50100340) = 0x00018000; // SRAM write ptr + *((volatile uint32_t *) 0x50100440) = 0x00002000; // Write ptr mask offs + *((volatile uint32_t *) 0x50100540) = 0x00000800; // SRAM read ptr + *((volatile uint32_t *) 0x501005c0) = 0x00006920; // Layer control + *((volatile uint32_t *) 0x50100a40) = 0x00003800; // Layer control 2 + *((volatile uint32_t *) 0x50100640) = 0x01e00218; // Mask offset and count + *((volatile uint32_t *) 0x501006c0) = 0x00000057; // TRAM ptr max + *((volatile uint32_t *) 0x501007c0) = 0x10024000; // Post processing register + *((volatile uint32_t *) 0x50100740) = 0xffffffff; // Mask and processor enables + + // Layer 12 quadrant 1 + *((volatile uint32_t *) 0x50500040) = 0x00010059; // Rows + *((volatile uint32_t *) 0x505000c0) = 0x00010059; // Columns + *((volatile uint32_t *) 0x50500340) = 0x00018000; // SRAM write ptr + *((volatile uint32_t *) 0x50500440) = 0x00002000; // Write ptr mask offs + *((volatile uint32_t *) 0x50500540) = 0x00000800; // SRAM read ptr + *((volatile uint32_t *) 0x505005c0) = 0x00000920; // Layer control + *((volatile uint32_t *) 0x50500a40) = 0x00003800; // Layer control 2 + *((volatile uint32_t *) 0x50500640) = 0x01e00218; // Mask offset and count + *((volatile uint32_t *) 0x505006c0) = 0x00000057; // TRAM ptr max + *((volatile uint32_t *) 0x505007c0) = 0x10024000; // Post processing register + *((volatile uint32_t *) 0x50500740) = 0x0fff0fff; // Mask and processor enables + + // Layer 12 quadrant 2 + *((volatile uint32_t *) 0x50900040) = 0x00010059; // Rows + *((volatile uint32_t *) 0x509000c0) = 0x00010059; // Columns + *((volatile uint32_t *) 0x50900340) = 0x00018000; // SRAM write ptr + *((volatile uint32_t *) 0x50900440) = 0x00002000; // Write ptr mask offs + *((volatile uint32_t *) 0x50900540) = 0x00000800; // SRAM read ptr + *((volatile uint32_t *) 0x509005c0) = 0x00000920; // Layer control + *((volatile uint32_t *) 0x50900a40) = 0x00003800; // Layer control 2 + *((volatile uint32_t *) 0x50900640) = 0x01e00218; // Mask offset and count + *((volatile uint32_t *) 0x509006c0) = 0x00000057; // TRAM ptr max + *((volatile uint32_t *) 0x509007c0) = 0x100250d4; // Post processing register + + // Layer 12 quadrant 3 + *((volatile uint32_t *) 0x50d00040) = 0x00010059; // Rows + *((volatile uint32_t *) 0x50d000c0) = 0x00010059; // Columns + *((volatile uint32_t *) 0x50d00340) = 0x00018000; // SRAM write ptr + *((volatile uint32_t *) 0x50d00440) = 0x00002000; // Write ptr mask offs + *((volatile uint32_t *) 0x50d00540) = 0x00000800; // SRAM read ptr + *((volatile uint32_t *) 0x50d005c0) = 0x00000920; // Layer control + *((volatile uint32_t *) 0x50d00a40) = 0x00003800; // Layer control 2 + *((volatile uint32_t *) 0x50d00640) = 0x01e00218; // Mask offset and count + *((volatile uint32_t *) 0x50d006c0) = 0x00000057; // TRAM ptr max + *((volatile uint32_t *) 0x50d007c0) = 0x10024000; // Post processing register + + // Layer 13 quadrant 0 + *((volatile uint32_t *) 0x50100044) = 0x00010059; // Rows + *((volatile uint32_t *) 0x501000c4) = 0x00010059; // Columns + *((volatile uint32_t *) 0x50100344) = 0x000001c0; // SRAM write ptr + *((volatile uint32_t *) 0x50100444) = 0x00002000; // Write ptr mask offs + *((volatile uint32_t *) 0x501005c4) = 0x00008b20; // Layer control + *((volatile uint32_t *) 0x50100a44) = 0x00017800; // Layer control 2 + *((volatile uint32_t *) 0x50100644) = 0x10201198; // Mask offset and count + *((volatile uint32_t *) 0x501006c4) = 0x00000057; // TRAM ptr max + *((volatile uint32_t *) 0x501007c4) = 0x00022000; // Post processing register + + // Layer 13 quadrant 1 + *((volatile uint32_t *) 0x50500044) = 0x00010059; // Rows + *((volatile uint32_t *) 0x505000c4) = 0x00010059; // Columns + *((volatile uint32_t *) 0x50500344) = 0x000001c0; // SRAM write ptr + *((volatile uint32_t *) 0x50500444) = 0x00002000; // Write ptr mask offs + *((volatile uint32_t *) 0x505005c4) = 0x00000b20; // Layer control + *((volatile uint32_t *) 0x50500a44) = 0x00017800; // Layer control 2 + *((volatile uint32_t *) 0x50500644) = 0x10201198; // Mask offset and count + *((volatile uint32_t *) 0x505006c4) = 0x00000057; // TRAM ptr max + *((volatile uint32_t *) 0x505007c4) = 0x00022000; // Post processing register + + // Layer 13 quadrant 2 + *((volatile uint32_t *) 0x50900044) = 0x00010059; // Rows + *((volatile uint32_t *) 0x509000c4) = 0x00010059; // Columns + *((volatile uint32_t *) 0x50900344) = 0x000001c0; // SRAM write ptr + *((volatile uint32_t *) 0x50900444) = 0x00002000; // Write ptr mask offs + *((volatile uint32_t *) 0x509005c4) = 0x00000b20; // Layer control + *((volatile uint32_t *) 0x50900a44) = 0x00017800; // Layer control 2 + *((volatile uint32_t *) 0x50900644) = 0x10201198; // Mask offset and count + *((volatile uint32_t *) 0x509006c4) = 0x00000057; // TRAM ptr max + *((volatile uint32_t *) 0x509007c4) = 0x00022000; // Post processing register + + // Layer 13 quadrant 3 + *((volatile uint32_t *) 0x50d00044) = 0x00010059; // Rows + *((volatile uint32_t *) 0x50d000c4) = 0x00010059; // Columns + *((volatile uint32_t *) 0x50d00344) = 0x000001c0; // SRAM write ptr + *((volatile uint32_t *) 0x50d00444) = 0x00002000; // Write ptr mask offs + *((volatile uint32_t *) 0x50d005c4) = 0x00000b20; // Layer control + *((volatile uint32_t *) 0x50d00a44) = 0x00017800; // Layer control 2 + *((volatile uint32_t *) 0x50d00644) = 0x10201198; // Mask offset and count + *((volatile uint32_t *) 0x50d006c4) = 0x00000057; // TRAM ptr max + *((volatile uint32_t *) 0x50d007c4) = 0x00023080; // Post processing register + *((volatile uint32_t *) 0x50d00744) = 0xffffffff; // Mask and processor enables + + // Layer 14 quadrant 0 + *((volatile uint32_t *) 0x50100048) = 0x00010059; // Rows + *((volatile uint32_t *) 0x501000c8) = 0x00010059; // Columns + *((volatile uint32_t *) 0x50100348) = 0x00000154; // SRAM write ptr + *((volatile uint32_t *) 0x50100448) = 0x00002000; // Write ptr mask offs + *((volatile uint32_t *) 0x50100548) = 0x000001c0; // SRAM read ptr + *((volatile uint32_t *) 0x501005c8) = 0x0000eb20; // Layer control + *((volatile uint32_t *) 0x50100a48) = 0x0001f800; // Layer control 2 + *((volatile uint32_t *) 0x50100648) = 0x10201218; // Mask offset and count + *((volatile uint32_t *) 0x501006c8) = 0x00000057; // TRAM ptr max *((volatile uint32_t *)0x501007c8) = 0x00022000; // Post processing register - *((volatile uint32_t *)0x50100748) = 0xffffffff; // Mask and processor enables - - // Layer 14 quadrant 1 - *((volatile uint32_t *)0x50500048) = 0x00010059; // Rows - *((volatile uint32_t *)0x505000c8) = 0x00010059; // Columns - *((volatile uint32_t *)0x50500348) = 0x00000154; // SRAM write ptr - *((volatile uint32_t *)0x50500448) = 0x00002000; // Write ptr mask offs - *((volatile uint32_t *)0x50500548) = 0x000001c0; // SRAM read ptr - *((volatile uint32_t *)0x505005c8) = 0x00000b20; // Layer control - *((volatile uint32_t *)0x50500a48) = 0x0001f800; // Layer control 2 - *((volatile uint32_t *)0x50500648) = 0x10201218; // Mask offset and count - *((volatile uint32_t *)0x505006c8) = 0x00000057; // TRAM ptr max + *((volatile uint32_t *) 0x50100748) = 0xffffffff; // Mask and processor enables + + // Layer 14 quadrant 1 + *((volatile uint32_t *) 0x50500048) = 0x00010059; // Rows + *((volatile uint32_t *) 0x505000c8) = 0x00010059; // Columns + *((volatile uint32_t *) 0x50500348) = 0x00000154; // SRAM write ptr + *((volatile uint32_t *) 0x50500448) = 0x00002000; // Write ptr mask offs + *((volatile uint32_t *) 0x50500548) = 0x000001c0; // SRAM read ptr + *((volatile uint32_t *) 0x505005c8) = 0x00000b20; // Layer control + *((volatile uint32_t *) 0x50500a48) = 0x0001f800; // Layer control 2 + *((volatile uint32_t *) 0x50500648) = 0x10201218; // Mask offset and count + *((volatile uint32_t *) 0x505006c8) = 0x00000057; // TRAM ptr max *((volatile uint32_t *)0x505007c8) = 0x00022000; // Post processing register - *((volatile uint32_t *)0x50500748) = 0xffffffff; // Mask and processor enables - - // Layer 14 quadrant 2 - *((volatile uint32_t *)0x50900048) = 0x00010059; // Rows - *((volatile uint32_t *)0x509000c8) = 0x00010059; // Columns - *((volatile uint32_t *)0x50900348) = 0x00000154; // SRAM write ptr - *((volatile uint32_t *)0x50900448) = 0x00002000; // Write ptr mask offs - *((volatile uint32_t *)0x50900548) = 0x000001c0; // SRAM read ptr - *((volatile uint32_t *)0x509005c8) = 0x00000b20; // Layer control - *((volatile uint32_t *)0x50900a48) = 0x0001f800; // Layer control 2 - *((volatile uint32_t *)0x50900648) = 0x10201218; // Mask offset and count - *((volatile uint32_t *)0x509006c8) = 0x00000057; // TRAM ptr max + *((volatile uint32_t *) 0x50500748) = 0xffffffff; // Mask and processor enables + + // Layer 14 quadrant 2 + *((volatile uint32_t *) 0x50900048) = 0x00010059; // Rows + *((volatile uint32_t *) 0x509000c8) = 0x00010059; // Columns + *((volatile uint32_t *) 0x50900348) = 0x00000154; // SRAM write ptr + *((volatile uint32_t *) 0x50900448) = 0x00002000; // Write ptr mask offs + *((volatile uint32_t *) 0x50900548) = 0x000001c0; // SRAM read ptr + *((volatile uint32_t *) 0x509005c8) = 0x00000b20; // Layer control + *((volatile uint32_t *) 0x50900a48) = 0x0001f800; // Layer control 2 + *((volatile uint32_t *) 0x50900648) = 0x10201218; // Mask offset and count + *((volatile uint32_t *) 0x509006c8) = 0x00000057; // TRAM ptr max *((volatile uint32_t *)0x509007c8) = 0x00022000; // Post processing register - *((volatile uint32_t *)0x50900748) = 0xffffffff; // Mask and processor enables - - // Layer 14 quadrant 3 - *((volatile uint32_t *)0x50d00048) = 0x00010059; // Rows - *((volatile uint32_t *)0x50d000c8) = 0x00010059; // Columns - *((volatile uint32_t *)0x50d00348) = 0x00000154; // SRAM write ptr - *((volatile uint32_t *)0x50d00448) = 0x00002000; // Write ptr mask offs - *((volatile uint32_t *)0x50d00548) = 0x000001c0; // SRAM read ptr - *((volatile uint32_t *)0x50d005c8) = 0x00000b20; // Layer control - *((volatile uint32_t *)0x50d00a48) = 0x0001f800; // Layer control 2 - *((volatile uint32_t *)0x50d00648) = 0x10201218; // Mask offset and count - *((volatile uint32_t *)0x50d006c8) = 0x00000057; // TRAM ptr max + *((volatile uint32_t *) 0x50900748) = 0xffffffff; // Mask and processor enables + + // Layer 14 quadrant 3 + *((volatile uint32_t *) 0x50d00048) = 0x00010059; // Rows + *((volatile uint32_t *) 0x50d000c8) = 0x00010059; // Columns + *((volatile uint32_t *) 0x50d00348) = 0x00000154; // SRAM write ptr + *((volatile uint32_t *) 0x50d00448) = 0x00002000; // Write ptr mask offs + *((volatile uint32_t *) 0x50d00548) = 0x000001c0; // SRAM read ptr + *((volatile uint32_t *) 0x50d005c8) = 0x00000b20; // Layer control + *((volatile uint32_t *) 0x50d00a48) = 0x0001f800; // Layer control 2 + *((volatile uint32_t *) 0x50d00648) = 0x10201218; // Mask offset and count + *((volatile uint32_t *) 0x50d006c8) = 0x00000057; // TRAM ptr max *((volatile uint32_t *)0x50d007c8) = 0x00023000; // Post processing register - // Layer 15 quadrant 0 - *((volatile uint32_t *)0x5010004c) = 0x00000057; // Rows - *((volatile uint32_t *)0x501000cc) = 0x00000057; // Columns - *((volatile uint32_t *)0x5010034c) = 0x00000100; // SRAM write ptr - *((volatile uint32_t *)0x501003cc) = 0x00000001; // Write ptr time slot offs - *((volatile uint32_t *)0x5010044c) = 0x00002000; // Write ptr mask offs - *((volatile uint32_t *)0x5010054c) = 0x00000154; // SRAM read ptr - *((volatile uint32_t *)0x501005cc) = 0x0000eb20; // Layer control - *((volatile uint32_t *)0x50100a4c) = 0x0001f800; // Layer control 2 - *((volatile uint32_t *)0x5010064c) = 0x03600558; // Mask offset and count - *((volatile uint32_t *)0x5010014c) = 0x00000100; // 1D - *((volatile uint32_t *)0x5010074c) = 0xffffffff; // Mask and processor enables - - // Layer 15 quadrant 1 - *((volatile uint32_t *)0x5050004c) = 0x00000057; // Rows - *((volatile uint32_t *)0x505000cc) = 0x00000057; // Columns - *((volatile uint32_t *)0x5050034c) = 0x00000100; // SRAM write ptr - *((volatile uint32_t *)0x505003cc) = 0x00000001; // Write ptr time slot offs - *((volatile uint32_t *)0x5050044c) = 0x00002000; // Write ptr mask offs - *((volatile uint32_t *)0x5050054c) = 0x00000154; // SRAM read ptr - *((volatile uint32_t *)0x505005cc) = 0x00000b20; // Layer control - *((volatile uint32_t *)0x50500a4c) = 0x0001f800; // Layer control 2 - *((volatile uint32_t *)0x5050064c) = 0x03600558; // Mask offset and count - *((volatile uint32_t *)0x5050014c) = 0x00000100; // 1D - *((volatile uint32_t *)0x505007cc) = 0x00001040; // Post processing register - *((volatile uint32_t *)0x5050074c) = 0xffffffff; // Mask and processor enables - - // Layer 15 quadrant 2 - *((volatile uint32_t *)0x5090004c) = 0x00000057; // Rows - *((volatile uint32_t *)0x509000cc) = 0x00000057; // Columns - *((volatile uint32_t *)0x5090034c) = 0x00000100; // SRAM write ptr - *((volatile uint32_t *)0x509003cc) = 0x00000001; // Write ptr time slot offs - *((volatile uint32_t *)0x5090044c) = 0x00002000; // Write ptr mask offs - *((volatile uint32_t *)0x5090054c) = 0x00000154; // SRAM read ptr - *((volatile uint32_t *)0x509005cc) = 0x00000b20; // Layer control - *((volatile uint32_t *)0x50900a4c) = 0x0001f800; // Layer control 2 - *((volatile uint32_t *)0x5090064c) = 0x03600558; // Mask offset and count - *((volatile uint32_t *)0x5090014c) = 0x00000100; // 1D - *((volatile uint32_t *)0x5090074c) = 0xffffffff; // Mask and processor enables - - // Layer 15 quadrant 3 - *((volatile uint32_t *)0x50d0004c) = 0x00000057; // Rows - *((volatile uint32_t *)0x50d000cc) = 0x00000057; // Columns - *((volatile uint32_t *)0x50d0034c) = 0x00000100; // SRAM write ptr - *((volatile uint32_t *)0x50d003cc) = 0x00000001; // Write ptr time slot offs - *((volatile uint32_t *)0x50d0044c) = 0x00002000; // Write ptr mask offs - *((volatile uint32_t *)0x50d0054c) = 0x00000154; // SRAM read ptr - *((volatile uint32_t *)0x50d005cc) = 0x00000b20; // Layer control - *((volatile uint32_t *)0x50d00a4c) = 0x0001f800; // Layer control 2 - *((volatile uint32_t *)0x50d0064c) = 0x03600558; // Mask offset and count - *((volatile uint32_t *)0x50d0014c) = 0x00000100; // 1D - *((volatile uint32_t *)0x50d0074c) = 0xffffffff; // Mask and processor enables - - // Layer 16 quadrant 0 - *((volatile uint32_t *)0x50100050) = 0x00000057; // Rows - *((volatile uint32_t *)0x501000d0) = 0x00000057; // Columns - *((volatile uint32_t *)0x50100350) = 0x00000094; // SRAM write ptr - *((volatile uint32_t *)0x501003d0) = 0x00000001; // Write ptr time slot offs - *((volatile uint32_t *)0x50100450) = 0x00002000; // Write ptr mask offs - *((volatile uint32_t *)0x50100550) = 0x00000100; // SRAM read ptr - *((volatile uint32_t *)0x501005d0) = 0x0000eb20; // Layer control - *((volatile uint32_t *)0x50100a50) = 0x0001f800; // Layer control 2 - *((volatile uint32_t *)0x50100650) = 0x05a00798; // Mask offset and count - *((volatile uint32_t *)0x50100150) = 0x00000100; // 1D - *((volatile uint32_t *)0x50100750) = 0xffffffff; // Mask and processor enables - - // Layer 16 quadrant 1 - *((volatile uint32_t *)0x50500050) = 0x00000057; // Rows - *((volatile uint32_t *)0x505000d0) = 0x00000057; // Columns - *((volatile uint32_t *)0x50500350) = 0x00000094; // SRAM write ptr - *((volatile uint32_t *)0x505003d0) = 0x00000001; // Write ptr time slot offs - *((volatile uint32_t *)0x50500450) = 0x00002000; // Write ptr mask offs - *((volatile uint32_t *)0x50500550) = 0x00000100; // SRAM read ptr - *((volatile uint32_t *)0x505005d0) = 0x00000b20; // Layer control - *((volatile uint32_t *)0x50500a50) = 0x0001f800; // Layer control 2 - *((volatile uint32_t *)0x50500650) = 0x05a00798; // Mask offset and count - *((volatile uint32_t *)0x50500150) = 0x00000100; // 1D - *((volatile uint32_t *)0x50500750) = 0xffffffff; // Mask and processor enables - - // Layer 16 quadrant 2 - *((volatile uint32_t *)0x50900050) = 0x00000057; // Rows - *((volatile uint32_t *)0x509000d0) = 0x00000057; // Columns - *((volatile uint32_t *)0x50900350) = 0x00000094; // SRAM write ptr - *((volatile uint32_t *)0x509003d0) = 0x00000001; // Write ptr time slot offs - *((volatile uint32_t *)0x50900450) = 0x00002000; // Write ptr mask offs - *((volatile uint32_t *)0x50900550) = 0x00000100; // SRAM read ptr - *((volatile uint32_t *)0x509005d0) = 0x00000b20; // Layer control - *((volatile uint32_t *)0x50900a50) = 0x0001f800; // Layer control 2 - *((volatile uint32_t *)0x50900650) = 0x05a00798; // Mask offset and count - *((volatile uint32_t *)0x50900150) = 0x00000100; // 1D + // Layer 15 quadrant 0 + *((volatile uint32_t *) 0x5010004c) = 0x00000057; // Rows + *((volatile uint32_t *) 0x501000cc) = 0x00000057; // Columns + *((volatile uint32_t *) 0x5010034c) = 0x00000100; // SRAM write ptr + *((volatile uint32_t *) 0x501003cc) = 0x00000001; // Write ptr time slot offs + *((volatile uint32_t *) 0x5010044c) = 0x00002000; // Write ptr mask offs + *((volatile uint32_t *) 0x5010054c) = 0x00000154; // SRAM read ptr + *((volatile uint32_t *) 0x501005cc) = 0x0000eb20; // Layer control + *((volatile uint32_t *) 0x50100a4c) = 0x0001f800; // Layer control 2 + *((volatile uint32_t *) 0x5010064c) = 0x03600558; // Mask offset and count + *((volatile uint32_t *) 0x5010014c) = 0x00000100; // 1D + *((volatile uint32_t *) 0x5010074c) = 0xffffffff; // Mask and processor enables + + // Layer 15 quadrant 1 + *((volatile uint32_t *) 0x5050004c) = 0x00000057; // Rows + *((volatile uint32_t *) 0x505000cc) = 0x00000057; // Columns + *((volatile uint32_t *) 0x5050034c) = 0x00000100; // SRAM write ptr + *((volatile uint32_t *) 0x505003cc) = 0x00000001; // Write ptr time slot offs + *((volatile uint32_t *) 0x5050044c) = 0x00002000; // Write ptr mask offs + *((volatile uint32_t *) 0x5050054c) = 0x00000154; // SRAM read ptr + *((volatile uint32_t *) 0x505005cc) = 0x00000b20; // Layer control + *((volatile uint32_t *) 0x50500a4c) = 0x0001f800; // Layer control 2 + *((volatile uint32_t *) 0x5050064c) = 0x03600558; // Mask offset and count + *((volatile uint32_t *) 0x5050014c) = 0x00000100; // 1D + *((volatile uint32_t *) 0x505007cc) = 0x00001040; // Post processing register + *((volatile uint32_t *) 0x5050074c) = 0xffffffff; // Mask and processor enables + + // Layer 15 quadrant 2 + *((volatile uint32_t *) 0x5090004c) = 0x00000057; // Rows + *((volatile uint32_t *) 0x509000cc) = 0x00000057; // Columns + *((volatile uint32_t *) 0x5090034c) = 0x00000100; // SRAM write ptr + *((volatile uint32_t *) 0x509003cc) = 0x00000001; // Write ptr time slot offs + *((volatile uint32_t *) 0x5090044c) = 0x00002000; // Write ptr mask offs + *((volatile uint32_t *) 0x5090054c) = 0x00000154; // SRAM read ptr + *((volatile uint32_t *) 0x509005cc) = 0x00000b20; // Layer control + *((volatile uint32_t *) 0x50900a4c) = 0x0001f800; // Layer control 2 + *((volatile uint32_t *) 0x5090064c) = 0x03600558; // Mask offset and count + *((volatile uint32_t *) 0x5090014c) = 0x00000100; // 1D + *((volatile uint32_t *) 0x5090074c) = 0xffffffff; // Mask and processor enables + + // Layer 15 quadrant 3 + *((volatile uint32_t *) 0x50d0004c) = 0x00000057; // Rows + *((volatile uint32_t *) 0x50d000cc) = 0x00000057; // Columns + *((volatile uint32_t *) 0x50d0034c) = 0x00000100; // SRAM write ptr + *((volatile uint32_t *) 0x50d003cc) = 0x00000001; // Write ptr time slot offs + *((volatile uint32_t *) 0x50d0044c) = 0x00002000; // Write ptr mask offs + *((volatile uint32_t *) 0x50d0054c) = 0x00000154; // SRAM read ptr + *((volatile uint32_t *) 0x50d005cc) = 0x00000b20; // Layer control + *((volatile uint32_t *) 0x50d00a4c) = 0x0001f800; // Layer control 2 + *((volatile uint32_t *) 0x50d0064c) = 0x03600558; // Mask offset and count + *((volatile uint32_t *) 0x50d0014c) = 0x00000100; // 1D + *((volatile uint32_t *) 0x50d0074c) = 0xffffffff; // Mask and processor enables + + // Layer 16 quadrant 0 + *((volatile uint32_t *) 0x50100050) = 0x00000057; // Rows + *((volatile uint32_t *) 0x501000d0) = 0x00000057; // Columns + *((volatile uint32_t *) 0x50100350) = 0x00000094; // SRAM write ptr + *((volatile uint32_t *) 0x501003d0) = 0x00000001; // Write ptr time slot offs + *((volatile uint32_t *) 0x50100450) = 0x00002000; // Write ptr mask offs + *((volatile uint32_t *) 0x50100550) = 0x00000100; // SRAM read ptr + *((volatile uint32_t *) 0x501005d0) = 0x0000eb20; // Layer control + *((volatile uint32_t *) 0x50100a50) = 0x0001f800; // Layer control 2 + *((volatile uint32_t *) 0x50100650) = 0x05a00798; // Mask offset and count + *((volatile uint32_t *) 0x50100150) = 0x00000100; // 1D + *((volatile uint32_t *) 0x50100750) = 0xffffffff; // Mask and processor enables + + // Layer 16 quadrant 1 + *((volatile uint32_t *) 0x50500050) = 0x00000057; // Rows + *((volatile uint32_t *) 0x505000d0) = 0x00000057; // Columns + *((volatile uint32_t *) 0x50500350) = 0x00000094; // SRAM write ptr + *((volatile uint32_t *) 0x505003d0) = 0x00000001; // Write ptr time slot offs + *((volatile uint32_t *) 0x50500450) = 0x00002000; // Write ptr mask offs + *((volatile uint32_t *) 0x50500550) = 0x00000100; // SRAM read ptr + *((volatile uint32_t *) 0x505005d0) = 0x00000b20; // Layer control + *((volatile uint32_t *) 0x50500a50) = 0x0001f800; // Layer control 2 + *((volatile uint32_t *) 0x50500650) = 0x05a00798; // Mask offset and count + *((volatile uint32_t *) 0x50500150) = 0x00000100; // 1D + *((volatile uint32_t *) 0x50500750) = 0xffffffff; // Mask and processor enables + + // Layer 16 quadrant 2 + *((volatile uint32_t *) 0x50900050) = 0x00000057; // Rows + *((volatile uint32_t *) 0x509000d0) = 0x00000057; // Columns + *((volatile uint32_t *) 0x50900350) = 0x00000094; // SRAM write ptr + *((volatile uint32_t *) 0x509003d0) = 0x00000001; // Write ptr time slot offs + *((volatile uint32_t *) 0x50900450) = 0x00002000; // Write ptr mask offs + *((volatile uint32_t *) 0x50900550) = 0x00000100; // SRAM read ptr + *((volatile uint32_t *) 0x509005d0) = 0x00000b20; // Layer control + *((volatile uint32_t *) 0x50900a50) = 0x0001f800; // Layer control 2 + *((volatile uint32_t *) 0x50900650) = 0x05a00798; // Mask offset and count + *((volatile uint32_t *) 0x50900150) = 0x00000100; // 1D *((volatile uint32_t *)0x509007d0) = 0x00001040; // Post processing register - *((volatile uint32_t *)0x50900750) = 0xffffffff; // Mask and processor enables - - // Layer 16 quadrant 3 - *((volatile uint32_t *)0x50d00050) = 0x00000057; // Rows - *((volatile uint32_t *)0x50d000d0) = 0x00000057; // Columns - *((volatile uint32_t *)0x50d00350) = 0x00000094; // SRAM write ptr - *((volatile uint32_t *)0x50d003d0) = 0x00000001; // Write ptr time slot offs - *((volatile uint32_t *)0x50d00450) = 0x00002000; // Write ptr mask offs - *((volatile uint32_t *)0x50d00550) = 0x00000100; // SRAM read ptr - *((volatile uint32_t *)0x50d005d0) = 0x00000b20; // Layer control - *((volatile uint32_t *)0x50d00a50) = 0x0001f800; // Layer control 2 - *((volatile uint32_t *)0x50d00650) = 0x05a00798; // Mask offset and count - *((volatile uint32_t *)0x50d00150) = 0x00000100; // 1D - *((volatile uint32_t *)0x50d00750) = 0xffffffff; // Mask and processor enables - - // Layer 17 quadrant 0 - *((volatile uint32_t *)0x50100054) = 0x00000057; // Rows - *((volatile uint32_t *)0x501000d4) = 0x00000057; // Columns - *((volatile uint32_t *)0x50100354) = 0x00000040; // SRAM write ptr - *((volatile uint32_t *)0x501003d4) = 0x00000001; // Write ptr time slot offs - *((volatile uint32_t *)0x50100454) = 0x00002000; // Write ptr mask offs - *((volatile uint32_t *)0x50100554) = 0x00000094; // SRAM read ptr - *((volatile uint32_t *)0x501005d4) = 0x0000e920; // Layer control - *((volatile uint32_t *)0x50100a54) = 0x0001f800; // Layer control 2 - *((volatile uint32_t *)0x50100654) = 0x07e009d8; // Mask offset and count - *((volatile uint32_t *)0x50100154) = 0x00000100; // 1D - *((volatile uint32_t *)0x50100754) = 0xffffffff; // Mask and processor enables - - // Layer 17 quadrant 1 - *((volatile uint32_t *)0x50500054) = 0x00000057; // Rows - *((volatile uint32_t *)0x505000d4) = 0x00000057; // Columns - *((volatile uint32_t *)0x50500354) = 0x00000040; // SRAM write ptr - *((volatile uint32_t *)0x505003d4) = 0x00000001; // Write ptr time slot offs - *((volatile uint32_t *)0x50500454) = 0x00002000; // Write ptr mask offs - *((volatile uint32_t *)0x50500554) = 0x00000094; // SRAM read ptr - *((volatile uint32_t *)0x505005d4) = 0x00000920; // Layer control - *((volatile uint32_t *)0x50500a54) = 0x0001f800; // Layer control 2 - *((volatile uint32_t *)0x50500654) = 0x07e009d8; // Mask offset and count - *((volatile uint32_t *)0x50500154) = 0x00000100; // 1D - *((volatile uint32_t *)0x50500754) = 0xffffffff; // Mask and processor enables - - // Layer 17 quadrant 2 - *((volatile uint32_t *)0x50900054) = 0x00000057; // Rows - *((volatile uint32_t *)0x509000d4) = 0x00000057; // Columns - *((volatile uint32_t *)0x50900354) = 0x00000040; // SRAM write ptr - *((volatile uint32_t *)0x509003d4) = 0x00000001; // Write ptr time slot offs - *((volatile uint32_t *)0x50900454) = 0x00002000; // Write ptr mask offs - *((volatile uint32_t *)0x50900554) = 0x00000094; // SRAM read ptr - *((volatile uint32_t *)0x509005d4) = 0x00000920; // Layer control - *((volatile uint32_t *)0x50900a54) = 0x0001f800; // Layer control 2 - *((volatile uint32_t *)0x50900654) = 0x07e009d8; // Mask offset and count - *((volatile uint32_t *)0x50900154) = 0x00000100; // 1D - *((volatile uint32_t *)0x50900754) = 0xffffffff; // Mask and processor enables - - // Layer 17 quadrant 3 - *((volatile uint32_t *)0x50d00054) = 0x00000057; // Rows - *((volatile uint32_t *)0x50d000d4) = 0x00000057; // Columns - *((volatile uint32_t *)0x50d00354) = 0x00000040; // SRAM write ptr - *((volatile uint32_t *)0x50d003d4) = 0x00000001; // Write ptr time slot offs - *((volatile uint32_t *)0x50d00454) = 0x00002000; // Write ptr mask offs - *((volatile uint32_t *)0x50d00554) = 0x00000094; // SRAM read ptr - *((volatile uint32_t *)0x50d005d4) = 0x00000920; // Layer control - *((volatile uint32_t *)0x50d00a54) = 0x0001f800; // Layer control 2 - *((volatile uint32_t *)0x50d00654) = 0x07e009d8; // Mask offset and count - *((volatile uint32_t *)0x50d00154) = 0x00000100; // 1D - *((volatile uint32_t *)0x50d007d4) = 0x00001040; // Post processing register - *((volatile uint32_t *)0x50d00754) = 0xffffffff; // Mask and processor enables - - // Layer 18 quadrant 0 - *((volatile uint32_t *)0x50100058) = 0x00000057; // Rows - *((volatile uint32_t *)0x501000d8) = 0x00000057; // Columns - *((volatile uint32_t *)0x501003d8) = 0x00000001; // Write ptr time slot offs - *((volatile uint32_t *)0x50100458) = 0x00002000; // Write ptr mask offs - *((volatile uint32_t *)0x50100558) = 0x00000040; // SRAM read ptr - *((volatile uint32_t *)0x501005d8) = 0x0000e920; // Layer control - *((volatile uint32_t *)0x50100a58) = 0x00017800; // Layer control 2 - *((volatile uint32_t *)0x50100658) = 0x0a200b98; // Mask offset and count - *((volatile uint32_t *)0x50100158) = 0x00000100; // 1D - *((volatile uint32_t *)0x501007d8) = 0x000230a8; // Post processing register - *((volatile uint32_t *)0x50100758) = 0xffffffff; // Mask and processor enables - - // Layer 18 quadrant 1 - *((volatile uint32_t *)0x50500058) = 0x00000057; // Rows - *((volatile uint32_t *)0x505000d8) = 0x00000057; // Columns - *((volatile uint32_t *)0x505003d8) = 0x00000001; // Write ptr time slot offs - *((volatile uint32_t *)0x50500458) = 0x00002000; // Write ptr mask offs - *((volatile uint32_t *)0x50500558) = 0x00000040; // SRAM read ptr - *((volatile uint32_t *)0x505005d8) = 0x00000920; // Layer control - *((volatile uint32_t *)0x50500a58) = 0x00017800; // Layer control 2 - *((volatile uint32_t *)0x50500658) = 0x0a200b98; // Mask offset and count - *((volatile uint32_t *)0x50500158) = 0x00000100; // 1D - *((volatile uint32_t *)0x505007d8) = 0x00022000; // Post processing register - *((volatile uint32_t *)0x50500758) = 0xffffffff; // Mask and processor enables - - // Layer 18 quadrant 2 - *((volatile uint32_t *)0x50900058) = 0x00000057; // Rows - *((volatile uint32_t *)0x509000d8) = 0x00000057; // Columns - *((volatile uint32_t *)0x509003d8) = 0x00000001; // Write ptr time slot offs - *((volatile uint32_t *)0x50900458) = 0x00002000; // Write ptr mask offs - *((volatile uint32_t *)0x50900558) = 0x00000040; // SRAM read ptr - *((volatile uint32_t *)0x509005d8) = 0x00000920; // Layer control - *((volatile uint32_t *)0x50900a58) = 0x00017800; // Layer control 2 - *((volatile uint32_t *)0x50900658) = 0x0a200b98; // Mask offset and count - *((volatile uint32_t *)0x50900158) = 0x00000100; // 1D - *((volatile uint32_t *)0x509007d8) = 0x00022000; // Post processing register - *((volatile uint32_t *)0x50900758) = 0xffffffff; // Mask and processor enables - - // Layer 18 quadrant 3 - *((volatile uint32_t *)0x50d00058) = 0x00000057; // Rows - *((volatile uint32_t *)0x50d000d8) = 0x00000057; // Columns - *((volatile uint32_t *)0x50d003d8) = 0x00000001; // Write ptr time slot offs - *((volatile uint32_t *)0x50d00458) = 0x00002000; // Write ptr mask offs - *((volatile uint32_t *)0x50d00558) = 0x00000040; // SRAM read ptr - *((volatile uint32_t *)0x50d005d8) = 0x00000920; // Layer control - *((volatile uint32_t *)0x50d00a58) = 0x00017800; // Layer control 2 - *((volatile uint32_t *)0x50d00658) = 0x0a200b98; // Mask offset and count - *((volatile uint32_t *)0x50d00158) = 0x00000100; // 1D - *((volatile uint32_t *)0x50d007d8) = 0x00022000; // Post processing register - *((volatile uint32_t *)0x50d00758) = 0xffffffff; // Mask and processor enables - - return CNN_OK; + *((volatile uint32_t *) 0x50900750) = 0xffffffff; // Mask and processor enables + + // Layer 16 quadrant 3 + *((volatile uint32_t *) 0x50d00050) = 0x00000057; // Rows + *((volatile uint32_t *) 0x50d000d0) = 0x00000057; // Columns + *((volatile uint32_t *) 0x50d00350) = 0x00000094; // SRAM write ptr + *((volatile uint32_t *) 0x50d003d0) = 0x00000001; // Write ptr time slot offs + *((volatile uint32_t *) 0x50d00450) = 0x00002000; // Write ptr mask offs + *((volatile uint32_t *) 0x50d00550) = 0x00000100; // SRAM read ptr + *((volatile uint32_t *) 0x50d005d0) = 0x00000b20; // Layer control + *((volatile uint32_t *) 0x50d00a50) = 0x0001f800; // Layer control 2 + *((volatile uint32_t *) 0x50d00650) = 0x05a00798; // Mask offset and count + *((volatile uint32_t *) 0x50d00150) = 0x00000100; // 1D + *((volatile uint32_t *) 0x50d00750) = 0xffffffff; // Mask and processor enables + + // Layer 17 quadrant 0 + *((volatile uint32_t *) 0x50100054) = 0x00000057; // Rows + *((volatile uint32_t *) 0x501000d4) = 0x00000057; // Columns + *((volatile uint32_t *) 0x50100354) = 0x00000040; // SRAM write ptr + *((volatile uint32_t *) 0x501003d4) = 0x00000001; // Write ptr time slot offs + *((volatile uint32_t *) 0x50100454) = 0x00002000; // Write ptr mask offs + *((volatile uint32_t *) 0x50100554) = 0x00000094; // SRAM read ptr + *((volatile uint32_t *) 0x501005d4) = 0x0000e920; // Layer control + *((volatile uint32_t *) 0x50100a54) = 0x0001f800; // Layer control 2 + *((volatile uint32_t *) 0x50100654) = 0x07e009d8; // Mask offset and count + *((volatile uint32_t *) 0x50100154) = 0x00000100; // 1D + *((volatile uint32_t *) 0x50100754) = 0xffffffff; // Mask and processor enables + + // Layer 17 quadrant 1 + *((volatile uint32_t *) 0x50500054) = 0x00000057; // Rows + *((volatile uint32_t *) 0x505000d4) = 0x00000057; // Columns + *((volatile uint32_t *) 0x50500354) = 0x00000040; // SRAM write ptr + *((volatile uint32_t *) 0x505003d4) = 0x00000001; // Write ptr time slot offs + *((volatile uint32_t *) 0x50500454) = 0x00002000; // Write ptr mask offs + *((volatile uint32_t *) 0x50500554) = 0x00000094; // SRAM read ptr + *((volatile uint32_t *) 0x505005d4) = 0x00000920; // Layer control + *((volatile uint32_t *) 0x50500a54) = 0x0001f800; // Layer control 2 + *((volatile uint32_t *) 0x50500654) = 0x07e009d8; // Mask offset and count + *((volatile uint32_t *) 0x50500154) = 0x00000100; // 1D + *((volatile uint32_t *) 0x50500754) = 0xffffffff; // Mask and processor enables + + // Layer 17 quadrant 2 + *((volatile uint32_t *) 0x50900054) = 0x00000057; // Rows + *((volatile uint32_t *) 0x509000d4) = 0x00000057; // Columns + *((volatile uint32_t *) 0x50900354) = 0x00000040; // SRAM write ptr + *((volatile uint32_t *) 0x509003d4) = 0x00000001; // Write ptr time slot offs + *((volatile uint32_t *) 0x50900454) = 0x00002000; // Write ptr mask offs + *((volatile uint32_t *) 0x50900554) = 0x00000094; // SRAM read ptr + *((volatile uint32_t *) 0x509005d4) = 0x00000920; // Layer control + *((volatile uint32_t *) 0x50900a54) = 0x0001f800; // Layer control 2 + *((volatile uint32_t *) 0x50900654) = 0x07e009d8; // Mask offset and count + *((volatile uint32_t *) 0x50900154) = 0x00000100; // 1D + *((volatile uint32_t *) 0x50900754) = 0xffffffff; // Mask and processor enables + + // Layer 17 quadrant 3 + *((volatile uint32_t *) 0x50d00054) = 0x00000057; // Rows + *((volatile uint32_t *) 0x50d000d4) = 0x00000057; // Columns + *((volatile uint32_t *) 0x50d00354) = 0x00000040; // SRAM write ptr + *((volatile uint32_t *) 0x50d003d4) = 0x00000001; // Write ptr time slot offs + *((volatile uint32_t *) 0x50d00454) = 0x00002000; // Write ptr mask offs + *((volatile uint32_t *) 0x50d00554) = 0x00000094; // SRAM read ptr + *((volatile uint32_t *) 0x50d005d4) = 0x00000920; // Layer control + *((volatile uint32_t *) 0x50d00a54) = 0x0001f800; // Layer control 2 + *((volatile uint32_t *) 0x50d00654) = 0x07e009d8; // Mask offset and count + *((volatile uint32_t *) 0x50d00154) = 0x00000100; // 1D + *((volatile uint32_t *) 0x50d007d4) = 0x00001040; // Post processing register + *((volatile uint32_t *) 0x50d00754) = 0xffffffff; // Mask and processor enables + + // Layer 18 quadrant 0 + *((volatile uint32_t *) 0x50100058) = 0x00000057; // Rows + *((volatile uint32_t *) 0x501000d8) = 0x00000057; // Columns + *((volatile uint32_t *) 0x501003d8) = 0x00000001; // Write ptr time slot offs + *((volatile uint32_t *) 0x50100458) = 0x00002000; // Write ptr mask offs + *((volatile uint32_t *) 0x50100558) = 0x00000040; // SRAM read ptr + *((volatile uint32_t *) 0x501005d8) = 0x0000e920; // Layer control + *((volatile uint32_t *) 0x50100a58) = 0x00017800; // Layer control 2 + *((volatile uint32_t *) 0x50100658) = 0x0a200b98; // Mask offset and count + *((volatile uint32_t *) 0x50100158) = 0x00000100; // 1D + *((volatile uint32_t *) 0x501007d8) = 0x000230a8; // Post processing register + *((volatile uint32_t *) 0x50100758) = 0xffffffff; // Mask and processor enables + + // Layer 18 quadrant 1 + *((volatile uint32_t *) 0x50500058) = 0x00000057; // Rows + *((volatile uint32_t *) 0x505000d8) = 0x00000057; // Columns + *((volatile uint32_t *) 0x505003d8) = 0x00000001; // Write ptr time slot offs + *((volatile uint32_t *) 0x50500458) = 0x00002000; // Write ptr mask offs + *((volatile uint32_t *) 0x50500558) = 0x00000040; // SRAM read ptr + *((volatile uint32_t *) 0x505005d8) = 0x00000920; // Layer control + *((volatile uint32_t *) 0x50500a58) = 0x00017800; // Layer control 2 + *((volatile uint32_t *) 0x50500658) = 0x0a200b98; // Mask offset and count + *((volatile uint32_t *) 0x50500158) = 0x00000100; // 1D + *((volatile uint32_t *) 0x505007d8) = 0x00022000; // Post processing register + *((volatile uint32_t *) 0x50500758) = 0xffffffff; // Mask and processor enables + + // Layer 18 quadrant 2 + *((volatile uint32_t *) 0x50900058) = 0x00000057; // Rows + *((volatile uint32_t *) 0x509000d8) = 0x00000057; // Columns + *((volatile uint32_t *) 0x509003d8) = 0x00000001; // Write ptr time slot offs + *((volatile uint32_t *) 0x50900458) = 0x00002000; // Write ptr mask offs + *((volatile uint32_t *) 0x50900558) = 0x00000040; // SRAM read ptr + *((volatile uint32_t *) 0x509005d8) = 0x00000920; // Layer control + *((volatile uint32_t *) 0x50900a58) = 0x00017800; // Layer control 2 + *((volatile uint32_t *) 0x50900658) = 0x0a200b98; // Mask offset and count + *((volatile uint32_t *) 0x50900158) = 0x00000100; // 1D + *((volatile uint32_t *) 0x509007d8) = 0x00022000; // Post processing register + *((volatile uint32_t *) 0x50900758) = 0xffffffff; // Mask and processor enables + + // Layer 18 quadrant 3 + *((volatile uint32_t *) 0x50d00058) = 0x00000057; // Rows + *((volatile uint32_t *) 0x50d000d8) = 0x00000057; // Columns + *((volatile uint32_t *) 0x50d003d8) = 0x00000001; // Write ptr time slot offs + *((volatile uint32_t *) 0x50d00458) = 0x00002000; // Write ptr mask offs + *((volatile uint32_t *) 0x50d00558) = 0x00000040; // SRAM read ptr + *((volatile uint32_t *) 0x50d005d8) = 0x00000920; // Layer control + *((volatile uint32_t *) 0x50d00a58) = 0x00017800; // Layer control 2 + *((volatile uint32_t *) 0x50d00658) = 0x0a200b98; // Mask offset and count + *((volatile uint32_t *) 0x50d00158) = 0x00000100; // 1D + *((volatile uint32_t *) 0x50d007d8) = 0x00022000; // Post processing register + *((volatile uint32_t *) 0x50d00758) = 0xffffffff; // Mask and processor enables + + + return CNN_OK; } // NOLINT(readability/fn_size) int cnn_start(void) { - cnn_time = 0; + cnn_time = 0; - *((volatile uint32_t *)0x50100000) = 0x00100808; // Enable quadrant 0 - *((volatile uint32_t *)0x50500000) = 0x00100809; // Enable quadrant 1 - *((volatile uint32_t *)0x50900000) = 0x00100809; // Enable quadrant 2 - *((volatile uint32_t *)0x50d00000) = 0x00100809; // Enable quadrant 3 + *((volatile uint32_t *) 0x50100000) = 0x00100808; // Enable quadrant 0 + *((volatile uint32_t *) 0x50500000) = 0x00100809; // Enable quadrant 1 + *((volatile uint32_t *) 0x50900000) = 0x00100809; // Enable quadrant 2 + *((volatile uint32_t *) 0x50d00000) = 0x00100809; // Enable quadrant 3 #ifdef CNN_INFERENCE_TIMER - MXC_TMR_SW_Start(CNN_INFERENCE_TIMER); + MXC_TMR_SW_Start(CNN_INFERENCE_TIMER); #endif CNN_START; // Allow capture of processing time - *((volatile uint32_t *)0x50100000) = 0x00100009; // Master enable quadrant 0 + *((volatile uint32_t *) 0x50100000) = 0x00100009; // Master enable quadrant 0 - return CNN_OK; + return CNN_OK; } int cnn_enable(uint32_t clock_source, uint32_t clock_divider) { - // Reset all domains, restore power to CNN - MXC_GCFR->reg3 = 0xf; // Reset - MXC_GCFR->reg1 = 0xf; // Mask memory - MXC_GCFR->reg0 = 0xf; // Power - MXC_GCFR->reg2 = 0x0; // Iso - MXC_GCFR->reg3 = 0x0; // Reset + // Reset all domains, restore power to CNN + MXC_GCFR->reg3 = 0xf; // Reset + MXC_GCFR->reg1 = 0xf; // Mask memory + MXC_GCFR->reg0 = 0xf; // Power + MXC_GCFR->reg2 = 0x0; // Iso + MXC_GCFR->reg3 = 0x0; // Reset MXC_GCR->pclkdiv = (MXC_GCR->pclkdiv & ~(MXC_F_GCR_PCLKDIV_CNNCLKDIV | MXC_F_GCR_PCLKDIV_CNNCLKSEL)) | clock_divider | clock_source; - MXC_SYS_ClockEnable(MXC_SYS_PERIPH_CLOCK_CNN); // Enable CNN clock + MXC_SYS_ClockEnable(MXC_SYS_PERIPH_CLOCK_CNN); // Enable CNN clock - MXC_NVIC_SetVector(CNN_IRQn, CNN_ISR); // Set CNN complete vector + MXC_NVIC_SetVector(CNN_IRQn, CNN_ISR); // Set CNN complete vector - return CNN_OK; + return CNN_OK; } int cnn_boost_enable(mxc_gpio_regs_t *port, uint32_t pin) { - mxc_gpio_cfg_t gpio_out; - gpio_out.port = port; - gpio_out.mask = pin; - gpio_out.pad = MXC_GPIO_PAD_NONE; - gpio_out.func = MXC_GPIO_FUNC_OUT; - MXC_GPIO_Config(&gpio_out); - MXC_GPIO_OutSet(gpio_out.port, gpio_out.mask); - - return CNN_OK; + mxc_gpio_cfg_t gpio_out; + gpio_out.port = port; + gpio_out.mask = pin; + gpio_out.pad = MXC_GPIO_PAD_NONE; + gpio_out.func = MXC_GPIO_FUNC_OUT; + MXC_GPIO_Config(&gpio_out); + MXC_GPIO_OutSet(gpio_out.port, gpio_out.mask); + + return CNN_OK; } int cnn_boost_disable(mxc_gpio_regs_t *port, uint32_t pin) { - mxc_gpio_cfg_t gpio_out; - gpio_out.port = port; - gpio_out.mask = pin; - gpio_out.pad = MXC_GPIO_PAD_NONE; - gpio_out.func = MXC_GPIO_FUNC_OUT; - MXC_GPIO_Config(&gpio_out); - MXC_GPIO_OutClr(gpio_out.port, gpio_out.mask); - - return CNN_OK; + mxc_gpio_cfg_t gpio_out; + gpio_out.port = port; + gpio_out.mask = pin; + gpio_out.pad = MXC_GPIO_PAD_NONE; + gpio_out.func = MXC_GPIO_FUNC_OUT; + MXC_GPIO_Config(&gpio_out); + MXC_GPIO_OutClr(gpio_out.port, gpio_out.mask); + + return CNN_OK; } int cnn_disable(void) { - // Disable CNN clock - MXC_SYS_ClockDisable(MXC_SYS_PERIPH_CLOCK_CNN); + // Disable CNN clock + MXC_SYS_ClockDisable(MXC_SYS_PERIPH_CLOCK_CNN); - // Disable power to CNN - MXC_GCFR->reg3 = 0xf; // Reset - MXC_GCFR->reg2 |= 0xf; // Iso - MXC_GCFR->reg0 = 0x0; // Power - MXC_GCFR->reg1 = 0x0; // Mask memory - MXC_GCFR->reg3 = 0x0; // Reset + // Disable power to CNN + MXC_GCFR->reg3 = 0xf; // Reset + MXC_GCFR->reg2 |= 0xf; // Iso + MXC_GCFR->reg0 = 0x0; // Power + MXC_GCFR->reg1 = 0x0; // Mask memory + MXC_GCFR->reg3 = 0x0; // Reset - return CNN_OK; + return CNN_OK; } + diff --git a/Examples/MAX78000/CNN/spectrumsense_unet-demo/cnn.h b/Examples/MAX78000/CNN/spectrumsense_unet-demo/cnn.h index 0098796ae85..6b7ac68dea5 100644 --- a/Examples/MAX78000/CNN/spectrumsense_unet-demo/cnn.h +++ b/Examples/MAX78000/CNN/spectrumsense_unet-demo/cnn.h @@ -17,9 +17,8 @@ * limitations under the License. * ******************************************************************************/ - /* - * This header file was automatically @generated for the ACRFUNet network from a template. + * This header file was automatically @generated for the spectrumsense network from a template. * Please do not edit; instead, edit the template and regenerate. */ @@ -73,7 +72,7 @@ typedef int16_t q15_t; #define SYS_COMPLETE LED_Off(0) /* Run software SoftMax on unloaded data */ -void softmax_q17p14_q15(const q31_t *vec_in, const uint16_t dim_vec, q15_t *p_out); +void softmax_q17p14_q15(const q31_t * vec_in, const uint16_t dim_vec, q15_t * p_out); /* Shift the input, then calculate SoftMax */ void softmax_shift_q17p14_q15(q31_t *vec_in, const uint16_t dim_vec, uint8_t in_shift, q15_t *p_out); diff --git a/Examples/MAX78000/CNN/spectrumsense_unet-demo/sampledata.h b/Examples/MAX78000/CNN/spectrumsense_unet-demo/sampledata.h index 5d0727055c7..d461605c79f 100644 --- a/Examples/MAX78000/CNN/spectrumsense_unet-demo/sampledata.h +++ b/Examples/MAX78000/CNN/spectrumsense_unet-demo/sampledata.h @@ -22,13325 +22,11645 @@ #ifndef EXAMPLES_MAX78000_CNN_SPECTRUMSENSE_UNET_DEMO_SAMPLEDATA_H_ #define EXAMPLES_MAX78000_CNN_SPECTRUMSENSE_UNET_DEMO_SAMPLEDATA_H_ -#define SAMPLE_INPUT_0 \ - { \ - 0xbb423b82, 0xab2c42a7, 0x994a3781, 0xc81b47b5, 0xcefa4cd7, 0xb8e44df2, 0xc01648b8, \ - 0x9b3141a0, 0xbb0d4ac0, 0xebe44df2, 0x907feebf, 0xbb0d4ac0, 0xda54338e, 0xa9463a80, \ - 0x80473980, 0xa04f3586, 0x8433409d, 0x012c42a7, 0xb83141a0, 0xf2ef4de4, 0x865d2c9a, \ - 0x923d3d89, 0x840b4ac2, 0x8661289d, 0xcb2544ae, 0x8d563192, 0xac044bcb, 0xa70d4ac0, \ - 0xb133409d, 0xf2064bc8, 0xd43f3c86, 0x9de64dee, 0x9061289d, 0xb9d64c04, 0xab1249bb, \ - 0x8460299d, 0x920b4ac2, 0xb6104abd, 0x97563192, 0x866c15a8, 0xc8383e94, 0x841b47b5, \ - 0x80671ca5, 0x813d3d89, 0x801f46b2, 0xa7363f97, 0xa92e42a5, 0xa91b47b5, 0xb51f46b2, \ - 0x943d3d89, 0x906919a6, 0xe7730cad, 0x801249bb, 0xbd2644ac, 0x881d47b3, 0xda044bcb, \ - 0xb21f46b2, 0x891b47b5, 0x97493880, 0x96592f96, 0x9d61289d, 0xa0463a80, 0x4ea7404e, \ - 0xa73f3c86, 0x80808080, 0x80808080, 0x80808080, 0x80808080, 0x80808080, 0x80808080, \ - 0x80808080, 0x80808080, 0x80808080, 0x80808080, 0x80808080, 0x80808080, 0x80808080, \ - 0x80808080, 0x80808080, 0x80808080, 0x80808080, 0x80808080, 0x80808080, 0x80808080, \ - 0x80808080, 0x80808080, 0x80808080, 0x80808080, 0xac2345af, 0xf91249bb, 0x2ebe4824, \ - 0xc26323a1, 0x81413b84, 0xa6fc4cd4, 0xa91948b6, 0x866b17a7, 0xe4553290, 0xde4f3586, \ - 0x813a3e90, 0xdaf44dde, 0xac3141a0, 0x82ef4de4, 0xa3e94deb, 0x9dfc4cd4, 0xb21449b9, \ - 0x9a2345af, 0xb21d47b3, 0xbbf44dde, 0xc8493880, 0x822345af, 0xac1b47b5, 0xae423b82, \ - 0x845d2c9a, 0x804e3684, 0x9b1249bb, 0xb96b17a7, 0x861b47b5, 0x8235409a, 0xa92843ab, \ - 0xa7413b84, 0xb3ff4cd1, 0x9d1b47b5, 0xd1de4cf9, 0xd76b17a7, 0xbbf74cda, 0x946b17a7, \ - 0x803c3d8d, 0xa57ff3bb, 0xa3553290, 0x825c2d99, 0x862e42a5, 0x813141a0, 0xad383e94, \ - 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All rights reserved. + * + * Portions Copyright (C) 2020 Maxim Integrated Products, Inc. (now owned + * by Analog Devices, Inc.). * * SPDX-License-Identifier: Apache-2.0 * @@ -16,26 +19,6 @@ * limitations under the License. */ -/****************************************************************************** - * - * Copyright (C) 2022-2023 Maxim Integrated Products, Inc. (now owned by - * Analog Devices, Inc.), - * Copyright (C) 2023-2025 Analog Devices, Inc. - * - * Licensed under the Apache License, Version 2.0 (the "License"); - * you may not use this file except in compliance with the License. - * You may obtain a copy of the License at - * - * http://www.apache.org/licenses/LICENSE-2.0 - * - * Unless required by applicable law or agreed to in writing, software - * distributed under the License is distributed on an "AS IS" BASIS, - * WITHOUT WARRANTIES OR CONDITIONS OF ANY KIND, either express or implied. - * See the License for the specific language governing permissions and - * limitations under the License. - * - ******************************************************************************/ - /* ---------------------------------------------------------------------- * Project: NN Library * Title: softmax.c @@ -60,7 +43,7 @@ * @{ */ -/** + /** * @brief Q17.14 fixed point softmax function, returns Q15 * @param[in] vec_in pointer to input vector * @param[in] dim_vec input vector dimension @@ -79,16 +62,18 @@ * with a log(2) scaling factor. */ -void softmax_q17p14_q15(const q31_t *vec_in, const uint16_t dim_vec, q15_t *p_out) +void softmax_q17p14_q15(const q31_t * vec_in, const uint16_t dim_vec, q15_t * p_out) { - q31_t sum; - int16_t i; - uint8_t shift; - q31_t base; + q31_t sum; + int16_t i; + uint8_t shift; + q31_t base; base = -1 * 0x80000000; - for (i = 0; i < dim_vec; i++) { - if (vec_in[i] > base) { + for (i = 0; i < dim_vec; i++) + { + if (vec_in[i] > base) + { base = vec_in[i]; } } @@ -98,17 +83,20 @@ void softmax_q17p14_q15(const q31_t *vec_in, const uint16_t dim_vec, q15_t *p_ou * to q15_t */ - base = base - (16 << 14); + base = base - (16<<14); sum = 0; - for (i = 0; i < dim_vec; i++) { - if (vec_in[i] > base) { + for (i = 0; i < dim_vec; i++) + { + if (vec_in[i] > base) + { shift = (uint8_t)((8192 + vec_in[i] - base) >> 14); sum += (0x1 << shift); } } + /* This is effectively (0x1 << 32) / sum */ int64_t div_base = 0x100000000LL; int32_t output_base = (int32_t)(div_base / sum); @@ -119,25 +107,30 @@ void softmax_q17p14_q15(const q31_t *vec_in, const uint16_t dim_vec, q15_t *p_ou * and vec_in[i]-base = 16 */ - for (i = 0; i < dim_vec; i++) { - if (vec_in[i] > base) { + for (i = 0; i < dim_vec; i++) + { + if (vec_in[i] > base) + { /* Here minimum value of 17+base-vec[i] will be 1 */ - shift = (uint8_t)(17 + ((8191 + base - vec_in[i]) >> 14)); + shift = (uint8_t)(17+((8191 + base - vec_in[i]) >> 14)); out = (output_base >> shift); if (out > 32767) - out = 32767; + out = 32767; p_out[i] = (q15_t)out; - } else { + + } else + { p_out[i] = 0; } } + } -/** + /** * @brief Q17.14 fixed point softmax function with input shift, returns Q15 * @param[in] vec_in pointer to input vector * @param[in] dim_vec input vector dimension @@ -157,11 +150,12 @@ void softmax_q17p14_q15(const q31_t *vec_in, const uint16_t dim_vec, q15_t *p_ou * with a log(2) scaling factor. */ -void softmax_shift_q17p14_q15(q31_t *vec_in, const uint16_t dim_vec, uint8_t in_shift, q15_t *p_out) +void softmax_shift_q17p14_q15(q31_t * vec_in, const uint16_t dim_vec, uint8_t in_shift, q15_t * p_out) { - int16_t i; + int16_t i; - for (i = 0; i < dim_vec; i++) { + for (i = 0; i < dim_vec; i++) + { vec_in[i] <<= in_shift; } diff --git a/Examples/MAX78000/CNN/spectrumsense_unet-demo/weights.h b/Examples/MAX78000/CNN/spectrumsense_unet-demo/weights.h index c1b2f6a5724..8adfa2a0109 100644 --- a/Examples/MAX78000/CNN/spectrumsense_unet-demo/weights.h +++ b/Examples/MAX78000/CNN/spectrumsense_unet-demo/weights.h @@ -21,10294 +21,9005 @@ #ifndef EXAMPLES_MAX78000_CNN_SPECTRUMSENSE_UNET_DEMO_WEIGHTS_H_ #define EXAMPLES_MAX78000_CNN_SPECTRUMSENSE_UNET_DEMO_WEIGHTS_H_ -#define BIAS_0 \ - { \ - 0xfc, 0x59, 0x49, 0x3d, 0x35, 0x26, 0x13, 0xe2, 0x49, 0xb8, 0x2b, 0x8d, 0x04, 0xf9, 0xd6, \ - 0xee, 0x31, 0xae, 0xe8, 0x25, 0x38, 0x47, 0x37, 0xc0, 0x6d, 0xc5, 0x5e, 0xf1, 0x34, \ - 0x46, 0x1e, 0xc2, 0x26, 0x91, 0x2f, 0x55, 0x2a, 0x11, 0x5e, 0xf9, 0x6d, 0x0e, 0x7f, \ - 0x67, 0x3d, 0xd7, 0xda, 0x2d, 0x3f, 0x2f, 0xd9, 0x2b, 0x41, 0x66, 0xba, 0x41, 0x1e, \ - 0x67, 0x6c, 0x4d, 0xcb, 0x34, 0x4b, 0x1c, 0xbd, 0xd1, 0x58, 0xe9, 0xc9, 0x63, 0x17, \ - 0x2b, 0x28, 0x61, 0xeb, 0xb3, 0x3c, 0xfc, 0xfa, 0x4d, 0xc2, 0x4e, 0x68, 0x1f, 0xec, \ - 0x41, 0x4c, 0x1c, 0xfa, 0xbc, 0x43, 0x02, 0xd6, 0x2a, 0xa8, 0x18, 0x55, 0xc9, 0x4a, \ - 0x41, 0x45, 0xa9, 0xb3, 0x3f, 0x32, 0xc6, 0x05, 0x16, 0x2f, 0x29, 0x31, 0xcf, 0x0d, \ - 0x30, 0x51, 0xd4, 0x18, 0x33, 0x2a, 0x37, 0x02, 0x29, 0xde, 0xca, 0xbf, 0x1c, 0xf1, \ - 0x09, 0x2d, 0xee, 0x13, 0x2f, 0xda, 0xd4, 0xf6, 0x2e, 0x16, 0xfb, 0xf0, 0xea, 0x41, \ - 0xdc, 0xc4, 0xe4, 0x2d, 0xc0, 0xf3, 0x09, 0x03, 0x2f, 0xec, 0x05, 0x15, 0xfc, 0xfa, \ - 0x44, 0x0a, 0x2b, 0xd6, 0xff, 0xf6, 0x05, 0xac, 0x0d, 0xc2, 0xc0, 0x2e, 0x10, 0x09, \ - 0xf3, 0xf4, 0x0b, 0xf4, 0xf3, 0x0a, 0xf4, 0xf3, 0x0b, 0xf3, 0xf4, 0x0a, 0xf5, 0xf3, \ - 0x0a, 0xf4, 0xf3, 0x0a, 0xf4, 0xf5, 0x0a, 0xf5, 0xf5, 0x0a, 0xf4, 0xf1, 0x09, 0xf5, \ - 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