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Commit 8227975

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Merge branch 'for-v6.10/clk-gs101-bindings' into next/clk
2 parents 7cf0324 + 01aea12 commit 8227975

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‎Documentation/devicetree/bindings/clock/google,gs101-clock.yaml

Lines changed: 53 additions & 2 deletions
Original file line numberDiff line numberDiff line change
@@ -30,16 +30,18 @@ properties:
3030
- google,gs101-cmu-top
3131
- google,gs101-cmu-apm
3232
- google,gs101-cmu-misc
33+
- google,gs101-cmu-hsi0
34+
- google,gs101-cmu-hsi2
3335
- google,gs101-cmu-peric0
3436
- google,gs101-cmu-peric1
3537

3638
clocks:
3739
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38-
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maxItems: 5
3941

4042
clock-names:
4143
minItems: 1
42-
maxItems: 3
44+
maxItems: 5
4345

4446
"#clock-cells":
4547
const: 1
@@ -72,6 +74,55 @@ allOf:
7274
items:
7375
- const: oscclk
7476

77+
- if:
78+
properties:
79+
compatible:
80+
contains:
81+
const: google,gs101-cmu-hsi0
82+
83+
then:
84+
properties:
85+
clocks:
86+
items:
87+
- description: External reference clock (24.576 MHz)
88+
- description: HSI0 bus clock (from CMU_TOP)
89+
- description: DPGTC (from CMU_TOP)
90+
- description: USB DRD controller clock (from CMU_TOP)
91+
- description: USB Display Port debug clock (from CMU_TOP)
92+
93+
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items:
95+
- const: oscclk
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- const: bus
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- const: dpgtc
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- const: usb31drd
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- const: usbdpdbg
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101+
- if:
102+
properties:
103+
compatible:
104+
contains:
105+
enum:
106+
- google,gs101-cmu-hsi2
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108+
then:
109+
properties:
110+
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111+
items:
112+
- description: External reference clock (24.576 MHz)
113+
- description: High Speed Interface bus clock (from CMU_TOP)
114+
- description: High Speed Interface pcie clock (from CMU_TOP)
115+
- description: High Speed Interface ufs clock (from CMU_TOP)
116+
- description: High Speed Interface mmc clock (from CMU_TOP)
117+
118+
clock-names:
119+
items:
120+
- const: oscclk
121+
- const: bus
122+
- const: pcie
123+
- const: ufs
124+
- const: mmc
125+
75126
- if:
76127
properties:
77128
compatible:

‎include/dt-bindings/clock/google,gs101.h

Lines changed: 116 additions & 0 deletions
Original file line numberDiff line numberDiff line change
@@ -313,6 +313,122 @@
313313
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314314
#define CLK_APM_PLL_DIV16_APM 71
315315

316+
/* CMU_HSI0 */
317+
#define CLK_FOUT_USB_PLL 1
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#define CLK_MOUT_PLL_USB 2
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#define CLK_MOUT_HSI0_ALT_USER 3
320+
#define CLK_MOUT_HSI0_BUS_USER 4
321+
#define CLK_MOUT_HSI0_DPGTC_USER 5
322+
#define CLK_MOUT_HSI0_TCXO_USER 6
323+
#define CLK_MOUT_HSI0_USB20_USER 7
324+
#define CLK_MOUT_HSI0_USB31DRD_USER 8
325+
#define CLK_MOUT_HSI0_USBDPDBG_USER 9
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#define CLK_MOUT_HSI0_BUS 10
327+
#define CLK_MOUT_HSI0_USB20_REF 11
328+
#define CLK_MOUT_HSI0_USB31DRD 12
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#define CLK_DOUT_HSI0_USB31DRD 13
330+
#define CLK_GOUT_HSI0_PCLK 14
331+
#define CLK_GOUT_HSI0_USB31DRD_I_USB31DRD_SUSPEND_CLK_26 15
332+
#define CLK_GOUT_HSI0_CLK_HSI0_ALT 16
333+
#define CLK_GOUT_HSI0_DP_LINK_I_DP_GTC_CLK 17
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#define CLK_GOUT_HSI0_DP_LINK_I_PCLK 18
335+
#define CLK_GOUT_HSI0_D_TZPC_HSI0_PCLK 19
336+
#define CLK_GOUT_HSI0_ETR_MIU_I_ACLK 20
337+
#define CLK_GOUT_HSI0_ETR_MIU_I_PCLK 21
338+
#define CLK_GOUT_HSI0_GPC_HSI0_PCLK 22
339+
#define CLK_GOUT_HSI0_LHM_AXI_G_ETR_HSI0_I_CLK 23
340+
#define CLK_GOUT_HSI0_LHM_AXI_P_AOCHSI0_I_CLK 24
341+
#define CLK_GOUT_HSI0_LHM_AXI_P_HSI0_I_CLK 25
342+
#define CLK_GOUT_HSI0_LHS_ACEL_D_HSI0_I_CLK 26
343+
#define CLK_GOUT_HSI0_LHS_AXI_D_HSI0AOC_I_CLK 27
344+
#define CLK_GOUT_HSI0_PPMU_HSI0_AOC_ACLK 28
345+
#define CLK_GOUT_HSI0_PPMU_HSI0_AOC_PCLK 29
346+
#define CLK_GOUT_HSI0_PPMU_HSI0_BUS0_ACLK 30
347+
#define CLK_GOUT_HSI0_PPMU_HSI0_BUS0_PCLK 31
348+
#define CLK_GOUT_HSI0_CLK_HSI0_BUS_CLK 32
349+
#define CLK_GOUT_HSI0_SSMT_USB_ACLK 33
350+
#define CLK_GOUT_HSI0_SSMT_USB_PCLK 34
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#define CLK_GOUT_HSI0_SYSMMU_USB_CLK_S2 35
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#define CLK_GOUT_HSI0_SYSREG_HSI0_PCLK 36
353+
#define CLK_GOUT_HSI0_UASC_HSI0_CTRL_ACLK 37
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#define CLK_GOUT_HSI0_UASC_HSI0_CTRL_PCLK 38
355+
#define CLK_GOUT_HSI0_UASC_HSI0_LINK_ACLK 39
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#define CLK_GOUT_HSI0_UASC_HSI0_LINK_PCLK 40
357+
#define CLK_GOUT_HSI0_USB31DRD_ACLK_PHYCTRL 41
358+
#define CLK_GOUT_HSI0_USB31DRD_BUS_CLK_EARLY 42
359+
#define CLK_GOUT_HSI0_USB31DRD_I_USB20_PHY_REFCLK_26 43
360+
#define CLK_GOUT_HSI0_USB31DRD_I_USB31DRD_REF_CLK_40 44
361+
#define CLK_GOUT_HSI0_USB31DRD_I_USBDPPHY_REF_SOC_PLL 45
362+
#define CLK_GOUT_HSI0_USB31DRD_I_USBDPPHY_SCL_APB_PCLK 46
363+
#define CLK_GOUT_HSI0_USB31DRD_I_USBPCS_APB_CLK 47
364+
#define CLK_GOUT_HSI0_USB31DRD_USBDPPHY_I_ACLK 48
365+
#define CLK_GOUT_HSI0_USB31DRD_USBDPPHY_UDBG_I_APB_PCLK 49
366+
#define CLK_GOUT_HSI0_XIU_D0_HSI0_ACLK 50
367+
#define CLK_GOUT_HSI0_XIU_D1_HSI0_ACLK 51
368+
#define CLK_GOUT_HSI0_XIU_P_HSI0_ACLK 52
369+
370+
/* CMU_HSI2 */
371+
#define CLK_MOUT_HSI2_BUS_USER 1
372+
#define CLK_MOUT_HSI2_MMC_CARD_USER 2
373+
#define CLK_MOUT_HSI2_PCIE_USER 3
374+
#define CLK_MOUT_HSI2_UFS_EMBD_USER 4
375+
#define CLK_GOUT_HSI2_PCIE_GEN4_1_PCIE_003_PHY_REFCLK_IN 5
376+
#define CLK_GOUT_HSI2_PCIE_GEN4_1_PCIE_004_PHY_REFCLK_IN 6
377+
#define CLK_GOUT_HSI2_SSMT_PCIE_IA_GEN4A_1_ACLK 7
378+
#define CLK_GOUT_HSI2_SSMT_PCIE_IA_GEN4A_1_PCLK 8
379+
#define CLK_GOUT_HSI2_SSMT_PCIE_IA_GEN4B_1_ACLK 9
380+
#define CLK_GOUT_HSI2_SSMT_PCIE_IA_GEN4B_1_PCLK 10
381+
#define CLK_GOUT_HSI2_D_TZPC_HSI2_PCLK 11
382+
#define CLK_GOUT_HSI2_GPC_HSI2_PCLK 12
383+
#define CLK_GOUT_HSI2_GPIO_HSI2_PCLK 13
384+
#define CLK_GOUT_HSI2_HSI2_CMU_HSI2_PCLK 14
385+
#define CLK_GOUT_HSI2_LHM_AXI_P_HSI2_I_CLK 15
386+
#define CLK_GOUT_HSI2_LHS_ACEL_D_HSI2_I_CLK 16
387+
#define CLK_GOUT_HSI2_MMC_CARD_I_ACLK 17
388+
#define CLK_GOUT_HSI2_MMC_CARD_SDCLKIN 18
389+
#define CLK_GOUT_HSI2_PCIE_GEN4_1_PCIE_003_DBI_ACLK_UG 19
390+
#define CLK_GOUT_HSI2_PCIE_GEN4_1_PCIE_003_MSTR_ACLK_UG 20
391+
#define CLK_GOUT_HSI2_PCIE_GEN4_1_PCIE_003_SLV_ACLK_UG 21
392+
#define CLK_GOUT_HSI2_PCIE_GEN4_1_PCIE_003_I_DRIVER_APB_CLK 22
393+
#define CLK_GOUT_HSI2_PCIE_GEN4_1_PCIE_004_DBI_ACLK_UG 23
394+
#define CLK_GOUT_HSI2_PCIE_GEN4_1_PCIE_004_MSTR_ACLK_UG 24
395+
#define CLK_GOUT_HSI2_PCIE_GEN4_1_PCIE_004_SLV_ACLK_UG 25
396+
#define CLK_GOUT_HSI2_PCIE_GEN4_1_PCIE_004_I_DRIVER_APB_CLK 26
397+
#define CLK_GOUT_HSI2_PCIE_GEN4_1_PCS_PMA_PHY_UDBG_I_APB_PCLK 27
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#define CLK_GOUT_HSI2_PCIE_GEN4_1_PCS_PMA_PIPE_PAL_PCIE_I_APB_PCLK 28
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#define CLK_GOUT_HSI2_PCIE_GEN4_1_PCS_PMA_PCIEPHY210X2_QCH_I_APB_PCLK 29
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#define CLK_GOUT_HSI2_PCIE_IA_GEN4A_1_I_CLK 30
401+
#define CLK_GOUT_HSI2_PCIE_IA_GEN4B_1_I_CLK 31
402+
#define CLK_GOUT_HSI2_PPMU_HSI2_ACLK 32
403+
#define CLK_GOUT_HSI2_PPMU_HSI2_PCLK 33
404+
#define CLK_GOUT_HSI2_QE_MMC_CARD_HSI2_ACLK 34
405+
#define CLK_GOUT_HSI2_QE_MMC_CARD_HSI2_PCLK 35
406+
#define CLK_GOUT_HSI2_QE_PCIE_GEN4A_HSI2_ACLK 36
407+
#define CLK_GOUT_HSI2_QE_PCIE_GEN4A_HSI2_PCLK 37
408+
#define CLK_GOUT_HSI2_QE_PCIE_GEN4B_HSI2_ACLK 38
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#define CLK_GOUT_HSI2_QE_PCIE_GEN4B_HSI2_PCLK 39
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#define CLK_GOUT_HSI2_QE_UFS_EMBD_HSI2_ACLK 40
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#define CLK_GOUT_HSI2_QE_UFS_EMBD_HSI2_PCLK 41
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#define CLK_GOUT_HSI2_CLK_HSI2_BUS_CLK 42
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#define CLK_GOUT_HSI2_SSMT_HSI2_PCLK 45
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#define CLK_GOUT_HSI2_SYSMMU_HSI2_CLK_S2 46
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#define CLK_GOUT_HSI2_SYSREG_HSI2_PCLK 47
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#define CLK_GOUT_HSI2_UASC_PCIE_GEN4A_DBI_1_ACLK 48
419+
#define CLK_GOUT_HSI2_UASC_PCIE_GEN4A_DBI_1_PCLK 49
420+
#define CLK_GOUT_HSI2_UASC_PCIE_GEN4A_SLV_1_ACLK 50
421+
#define CLK_GOUT_HSI2_UASC_PCIE_GEN4A_SLV_1_PCLK 51
422+
#define CLK_GOUT_HSI2_UASC_PCIE_GEN4B_DBI_1_ACLK 52
423+
#define CLK_GOUT_HSI2_UASC_PCIE_GEN4B_DBI_1_PCLK 53
424+
#define CLK_GOUT_HSI2_UASC_PCIE_GEN4B_SLV_1_ACLK 54
425+
#define CLK_GOUT_HSI2_UASC_PCIE_GEN4B_SLV_1_PCLK 55
426+
#define CLK_GOUT_HSI2_UFS_EMBD_I_ACLK 56
427+
#define CLK_GOUT_HSI2_UFS_EMBD_I_CLK_UNIPRO 57
428+
#define CLK_GOUT_HSI2_UFS_EMBD_I_FMP_CLK 58
429+
#define CLK_GOUT_HSI2_XIU_D_HSI2_ACLK 59
430+
#define CLK_GOUT_HSI2_XIU_P_HSI2_ACLK 60
431+
316432
/* CMU_MISC */
317433
#define CLK_MOUT_MISC_BUS_USER 1
318434
#define CLK_MOUT_MISC_SSS_USER 2

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