Question about DC synthesis

[wubo0822]

我想用make verilog产生的rtl进行dc综合，目前工具一直卡在array_20_ext.v，查看文件，发现其中有initial块导致无法综合，不过将它们注释之后仍然会卡住。请问这里应该怎么做呢？听说要替换memory，请问怎么替换呢？谢谢大家！

[eastonman]

需要将所有array_*.v通过wrapper或者其他方式替换为memory macro

[wubo0822]

谢谢前辈的回答。我对这块不太熟悉，还有几个问题想麻烦下您：
①我目前理解的操作步骤如下，您看看对不对：通过mc生成大小相同的lib和.v;将生成的mem实例化到array_*.v中;最后将lib转db后加入tartget lib中进行综合。
②目前我手上没有mc工具，您看有什么其他替代方式吗？
③如果综合直接不包括mem，要怎么做？

[eastonman]

1. 你的理解应该是正确的
2. 有一些工艺库有带固定规格的memory，如果有的话可以考虑用固定大小的拼，宽度可以比原有的更大，多出来的部分不用即可
3. 可以把array_* 的输出接0，但是这样核大概率是跑不了的，只能大概看看结果

[wubo0822]

好的 谢谢您